特許

J-GLOBAL ID：200903017829689524

半導体装置の製造方法

発明者： 瀬戸 正博
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2001-128074
公開番号（公開出願番号）：特開2002-324839
出願日： 2001年04月25日
公開日（公表日）： 2002年11月08日
要約：

【要約】【課題】層間絶縁膜から発生する水および水素に起因した層間剥離を抑制し、キャパシタ素子の電気特性を安定化させることができる半導体装置の製造方法を提供する。【解決手段】半導体基板1上に下部電極5、キャパシタ絶縁膜6および上部電極7を形成する工程と、層間絶縁膜9を形成する工程と、層間絶縁膜9にコンタクトホール10を形成する工程と、不活性ガス雰囲気中で第1の加熱を行い、層間絶縁膜9の含有水分および含有水素を揮発させる工程と、上部電極7に電気的に接続する導電体をコンタクトホール10内に埋め込む工程と、コンタクトホール10に接続する配線を層間絶縁膜9上に形成する工程とを有する半導体装置の製造方法。

請求項（抜粋）：

半導体基板上に下部電極を形成する工程と、前記下部電極表面の少なくとも一部にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜表面の少なくとも一部に上部電極を形成する工程と、少なくとも前記上部電極表面、前記キャパシタ絶縁膜の露出部分および前記下部電極の露出部分に層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールを形成する工程と、不活性ガス雰囲気中で第1の加熱を行い、前記層間絶縁膜の含有水分および含有水素を揮発させる工程と、前記上部電極に電気的に接続する導電体を、前記コンタクトホール内に埋め込む工程と、前記コンタクトホールに接続する配線を、前記層間絶縁膜上に形成する工程とを有する半導体装置の製造方法。

IPC (4件)：

H01L 21/768 ,  H01L 21/316 ,  H01L 21/822 ,  H01L 27/04

FI (4件)：

H01L 21/316 G ,  H01L 21/90 M ,  H01L 21/90 A ,  H01L 27/04 C

Fターム (34件)：

5F033HH08 ,  5F033JJ01 ,  5F033JJ08 ,  5F033KK17 ,  5F033PP15 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ37 ,  5F033QQ74 ,  5F033RR03 ,  5F033RR04 ,  5F033SS08 ,  5F033SS11 ,  5F033VV10 ,  5F033XX00 ,  5F033XX14 ,  5F038AC05 ,  5F038AC15 ,  5F038EZ20 ,  5F058BA01 ,  5F058BA11 ,  5F058BA20 ,  5F058BD02 ,  5F058BD04 ,  5F058BD18 ,  5F058BE01 ,  5F058BF02 ,  5F058BF12 ,  5F058BF46 ,  5F058BH03 ,  5F058BH10 ,  5F058BJ02 ,  5F058BJ05