薄膜トランジスタ及びその製造方法

発明者：
出願人/特許権者： ,
代理人 (1件)：佐藤一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-285029
公開番号（公開出願番号）：特開平10-135461
出願日： 1996年10月28日
公開日（公表日）： 1998年05月22日
要約：

【要約】【課題】プロセスのPEP数を削減して、コストダウンを計る。【解決手段】ガラス基板11にn+をドープされた非晶質シリコン膜を成膜しn型の高濃度領域12を形成し、i型非晶質シリコン膜を成膜し、レーザアニーリングにより結晶化し、素子分離してn型活性層13とp型活性層14を形成し、続いてゲート絶縁膜15を成膜し、その上からゲート電極となる材料を成膜し、エッチングにより活性層13型の上にp型トランジスタ用ゲート電極16aを形成すると共に活性層14の上をMoW16bマスクとして残しておき、高濃度の不純物注入により活性層14にp型高濃度領域17を形成し、エッチングによりn型トランジスタ用ゲート電極18を形成し、更に低濃度の不純物注入により活性層14に低濃度領域を形成し、続いて層間絶縁膜9を成膜し、層間絶縁膜9にコンタクトホールを形成し、コンタクトホールの上から金属を成膜し、エッチングにより信号線10を形成する。

請求項（抜粋）：

絶縁基板上にn+をドープされた非晶質シリコン膜を成膜しn型高濃度領域を形成する第1の工程と、非晶質シリコン膜を成膜し、レーザアニーリングにより結晶化し、素子分離してn型活性層とp型活性層を形成する第2の工程と、ゲート絶縁膜を成膜する第3の工程と、ゲート電極となる材料を成膜し、エッチングにより前記p型活性層の上にp型トランジスタ用第1ゲート電極を形成すると共にn型活性層の上をマスクとして残す第4の工程と、高濃度の不純物注入により前記p型活性層に一定の間隔をおいて対向する一対の高濃度領域を形成する第5の工程と、前記マスクをエッチングによりn型トランジスタ用第2ゲート電極に形成する第6の工程と、前記第2ゲート電極をマスクとして低濃度の不純物注入により前記n型活性層に低濃度領域を形成する第7の工程と、層間絶縁膜を成膜し、この層間絶縁膜にコンタクトホールを形成し、前記コンタクトホールの上から前記n型高濃度領域にコンタクトする金属を成膜し、エッチングにより信号線を形成する第8の工程と、を備えることを特徴とする薄膜トランジスタの製造方法。

IPC (3件)：

H01L 29/786 , G02F 1/136 500 , H01L 21/336

FI (5件)：

H01L 29/78 612 B , G02F 1/136 500 , H01L 29/78 613 A , H01L 29/78 616 M , H01L 29/78 616 A

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