トレンチ半導体装置を製造する方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：吉武賢次 (外4名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-579350
公開番号（公開出願番号）：特表2003-532293
出願日： 2001年04月12日
公開日（公表日）： 2003年10月28日
要約：

【要約】絶縁トレンチ(20)に電極(11,41)を有する半導体装置、例えばトレンチ-ゲートMOSFETの製造において、処理ステップは、トレンチ壁がトレンチの下部の下部絶縁層(21)およびトレンチの上部のより厚い上部絶縁層(22)によって内装される。このステップは、(a)トレンチ(20)をエッチングするステップと、(b)下部絶縁層(21)をトレンチ壁に設けるステップと、(c)下部絶縁層(21)上に異なる材料の他の層(51)を付着するステップと、(d)他の層(51)上に他の層(51)とは異なる材料である充填材(52)を付着するステップと、(e)トレンチ壁の上部に隣接する空間(50)を形成すると同時にトレンチの下部の他の層(51)を残すように他の層(51)をトレンチ壁の上部からエッチング除去すると同時に充填材(52)をエッチング液マスクとして使用するステップと、(f)トレンチ壁の上部に隣接する空間(50)により厚い上部絶縁層(22)を設けるステップとを含む。

請求項（抜粋）：

トレンチ壁がトレンチの下部の下部絶縁層およびトレンチの上部のより厚い上部絶縁層によって内装された絶縁トレンチに設けられた電極を有し、前記絶縁トレンチが、 (a)トレンチを半導体本体の1つの表面から半導体本体の中へエッチングするステップと、 (b)前記トレンチ壁上に前記下部絶縁層を設けるステップと、 (c)前記下部絶縁層上に前記下部絶縁層の材料とは異なる材料の他の層を付着するステップと、 (d)前記他の層とは異なる材料の充填材を前記他の層上に付着するステップと、 (e)前記トレンチ壁の上部に隣接する空間を形成すると同時に前記トレンチの前記下部の前記他の層を残すように前記他の層を前記トレンチ壁の前記上部からエッチング除去すると同時に前記充填材をエッチング液マスクとして使用するステップと、 (f)前記トレンチ壁の上部に隣接する前記空間に前記より厚い上部絶縁層を設けるステップと、を含む処理ステップによって形成される半導体装置を製造する方法。

IPC (12件)：

H01L 29/78 653 , H01L 29/78 652 , H01L 29/78 , H01L 21/331 , H01L 21/336 , H01L 21/8247 , H01L 27/115 , H01L 29/41 , H01L 29/417 , H01L 29/732 , H01L 29/788 , H01L 29/792

FI (13件)：

H01L 29/78 653 A , H01L 29/78 652 A , H01L 29/78 652 H , H01L 29/78 652 K , H01L 29/78 652 P , H01L 29/78 658 G , H01L 29/78 658 F , H01L 29/78 658 E , H01L 29/50 M , H01L 29/44 S , H01L 27/10 434 , H01L 29/78 371 , H01L 29/72 P

Fターム (37件)：

4M104BB01 , 4M104BB02 , 4M104BB39 , 4M104CC01 , 4M104CC05 , 4M104DD02 , 4M104DD03 , 4M104DD64 , 4M104EE03 , 4M104EE05 , 4M104EE16 , 4M104EE17 , 4M104FF02 , 4M104FF06 , 4M104FF10 , 4M104FF13 , 4M104FF27 , 4M104GG06 , 4M104GG09 , 4M104GG16 , 4M104GG18 , 5F003BC08 , 5F003BG10 , 5F003BP48 , 5F003BP93 , 5F003BP96 , 5F003BS05 , 5F083PR06 , 5F083PR07 , 5F083PR39 , 5F101BD05 , 5F101BD07 , 5F101BD09 , 5F101BD13 , 5F101BH03 , 5F101BH14 , 5F101BH19

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