特許
J-GLOBAL ID：200903018017478755
パワー半導体素子の電流検出回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
高橋 明夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-236973
公開番号（公開出願番号）：特開平8-102649
出願日： 1994年09月30日
公開日（公表日）： 1996年04月16日
要約：
【要約】【目的】負荷電流の検出精度を向上することである。【構成】同種の電圧制御素子を用いた主セル及びセンスセルを並列に接続し、センスセルにバイポーラトランジスタを直列接続し、主セルのドレイン-ソース間電圧とセンスセルのドレイン-ソース間電圧、および主セルのゲート-ソース間電圧とセンスセルのゲート-ソース間電圧を一致させ、主電流とセンス電流の比が常に比例するようにするために、接地電位と電流検出回路の最低電位点の間にバイポーラトランジスタのベース-エミッタ間電圧を打ち消すような電圧源を挿入する。【効果】センス比をつねに一定にすることができる。また、主セル及びセンスセルの製造上のばらつきや、温度変化による特性のばらつきがあってもその影響を受けにくくなる。
請求項（抜粋）：
第1のMOSFET(Metal Oxide Semiconductor FieldEffect Transistorの略称)のドレインと第2のMOSFETのドレインとを共通接続して負荷出力端子とし、前記第1のMOSFETのゲートと前記第2のMOSFETのゲートを共通に接続して出力素子制御端子とし、前記第1のMOSFETのソースを接地電位にある接地端子に接続するとともに、前記第2のMOSFETのソースを第1のトランジスタのコレクタに接続し、第2のトランジスタのベースを前記第2のMOSFETのソースおよび前記第1のトランジスタのベースに接続し、前記第2のトランジスタのコレクタを電流検出出力端子とし、第1の電圧源の正極を前記接地端子に接続し、負極を前記第1および前記第2のトランジスタのエミッタにそれぞれ接続したことを特徴とするパワー半導体素子の電流検出回路。
IPC (4件)：
H03K 17/08
, G05F 1/10 301
, H02M 1/00
, H03K 17/567
