半導体素子とその作製法

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出願人/特許権者：
代理人 (1件)：桑垣衛
公報種別：公表公報
出願番号（国際出願番号）：特願2003-500973
公開番号（公開出願番号）：特表2006-523008
出願日： 2002年04月24日
公開日（公表日）： 2006年10月05日
要約：

二重ゲート電極(60,50)及びそれを形成する方法を述べた。第1の金属/シリコンのゲート積層と第1のゲート誘電体(40)とが第1のドープされた領域の上に形成される。金属/ゲート積層(60,50)は第1のゲート誘電体(40)上の金属部(50)と、金属部(50)上の第1のゲート部(60)とからなる。シリコンゲート(60)と第2のゲート誘電体(40)は第2のドープされた領域の上に形成される。一実施例において、第1と第2のゲート部はP+にドープされたシリコン・ゲルマニウムであり、金属部はTaSiNである。他の実施例において、第1と第2のゲート部はN+にドープされたポリシリコンであり、金属部はTaSiNである。図5は概要を示す。

請求項（抜粋）：

第1のドープされた領域と第2のドープされた領域とを有する半導体基板を作製する工程と、該第1のドープされた領域と第2のドープされた領域との上に誘電体を形成する工程と、該誘電体上に金属層を形成する工程と、該金属層をパターニングして少なくとも該第1のドープされた領域の一部の上に金属部分を残す工程と、該金属部分と第2のドープされた領域との上にシリコン層を形成する工程と、該シリコン層と金属部分とをパターニングして、第2のドープされた領域の上にシリコンゲートを残し、第1のドープされた領域の上に金属/シリコンのゲート積層を残す工程と、からなる半導体素子形成方法。

IPC (5件)：

H01L 27/092 , H01L 21/823 , H01L 29/423 , H01L 29/49 , H01L 29/78

FI (3件)：

H01L27/08 321D , H01L29/58 G , H01L29/78 301G

Fターム (62件)：

4M104BB01 , 4M104BB06 , 4M104BB31 , 4M104BB32 , 4M104BB36 , 4M104BB40 , 4M104FF13 , 4M104GG10 , 4M104GG14 , 5F048AC03 , 5F048AC04 , 5F048BA01 , 5F048BA14 , 5F048BA15 , 5F048BA16 , 5F048BB04 , 5F048BB06 , 5F048BB07 , 5F048BB08 , 5F048BB09 , 5F048BB10 , 5F048BB11 , 5F048BB12 , 5F048BB14 , 5F048BB15 , 5F048BC05 , 5F048BG13 , 5F048DA04 , 5F048DA27 , 5F140AA06 , 5F140AB03 , 5F140AC36 , 5F140BA01 , 5F140BA05 , 5F140BA07 , 5F140BD01 , 5F140BD05 , 5F140BD11 , 5F140BE06 , 5F140BE09 , 5F140BE10 , 5F140BF01 , 5F140BF04 , 5F140BF05 , 5F140BF10 , 5F140BF11 , 5F140BF14 , 5F140BG08 , 5F140BG14 , 5F140BG27 , 5F140BG28 , 5F140BG30 , 5F140BG31 , 5F140BG36 , 5F140BG37 , 5F140BG38 , 5F140BG45 , 5F140BH14 , 5F140BK13 , 5F140CB04 , 5F140CB08 , 5F140CF07

引用特許：

審査官引用 (9件)

特開平2-198167
CMOS半導体素子およびその形成方法
公報種別：公開公報出願番号：特願平11-182673 出願人：モトローラ・インコーポレイテッド
複合ゲート電極を有するMOSトランジスタ及びその製造方法
公報種別：公表公報出願番号：特願平6-514179 出願人：インテル・コーポレーション

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