特許

J-GLOBAL ID：200903018041358701

半導体論理回路

発明者： 金谷 一男 ,  南部 博昭 ,  山崎 枢 ,  楠 武志
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 磯村 雅俊
公報種別：公開公報
出願番号（国際出願番号）：特願平7-274043
公開番号（公開出願番号）：特開平9-116422
出願日： 1995年10月23日
公開日（公表日）： 1997年05月02日
要約：

【要約】【課題】ダイナミック論理回路の判定・評価期間における応答時間の短縮化と、フローティング時間の短縮化を図ることにある。【解決手段】1つないし複数の入力信号A及びプリチャージ期間または判定期間を決める制御信号φ1の各々を入力とするダイナミック論理回路1と、ダイナミック論理回路1の制御信号φ1を入力とし、第1のMOSトランジスタのドレイン側とソース側の各々を出力とし、ドレイン側またはソース側が上記ダイナミック論理回路1の出力Z1に接続されている第1のフローティング防止回路F1と、ダイナミック論理回路1の出力Z1を入力とし、第2のMOSトランジスタのドレイン側を出力とし、該出力が上記第1のMOSトランジスタのソース側またはドレイン側と接続されている第2のフローティング防止回路F2とで構成される。

請求項（抜粋）：

1つないし複数の入力信号A及びプリチャージ期間または判定期間を決める制御信号φ1の各々を入力とするダイナミック論理回路1と、該ダイナミック論理回路1の制御信号φ1を入力とし、第1のMOSトランジスタのドレイン側とソース側の各々を出力とし、ドレイン側またはソース側が上記ダイナミック論理回路1の出力Z1に接続されている第1のフローティング防止回路F1と、上記ダイナミック論理回路1の出力Z1を入力とし、第2のMOSトランジスタのドレイン側を出力とし、該出力が上記第1のMOSトランジスタのソース側またはドレイン側と接続されている第2のフローティング防止回路F2とで構成することを特徴とする半導体論理回路。