特許

J-GLOBAL ID：200903018053987380

薄膜トランジスタ及びその製造方法

発明者： ナイジェル ディヴィッド ヤング
出願人/特許権者： エヌ・ベー・フィリップス・フルーイランペンファブリケン
代理人 (1件)： 杉村 暁秀 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-169656
公開番号（公開出願番号）：特開平5-190858
出願日： 1992年06月26日
公開日（公表日）： 1993年07月30日
要約：

【要約】【目的】 例えば15ボルト以上のような高いドレインバイアス電圧で作動させる場合における薄膜トランジスタ(TFT)のオフ状態漏れ電流、しきい値電圧及びオン状態電流の劣化を低減させる。【構成】 TFTチャネルを形成する半導体薄膜2上の中間低ドープ層56の一部分の上に高ドープ半導体電極層56としてドレイン6を形成する。ドレイン電極層56をトランジスタチャネルから横方向に離間させる。電極層56によってオーバラップされず、ゲート4によって変調もされない中間層55の領域Aをドレイン電極層56からゲート4の方へと延在させて、前記横方向に離間させる個所の少なくとも一部分に中間層55に沿って低ドープの電界軽減領域を形成する。

請求項（抜粋）：

トランジスタのゲートに結合されるトランジスタチャネルを形成する半導体薄膜を具えている薄膜トランジスタであって、該トランジスタが半導体薄膜の表面に設けたドレインを有しており、該ドレインが半導体電極層及び中間半導体層を具え、中間半導体層が半導体薄膜と半導体ドレイン電極層との間に位置し、中間半導体層の導電率決定ドーピング濃度をドレイン電極層のそれよりも低くし、且つ中間半導体層がゲートとドレイン電極層との間の領域における電界強度を低減させる働きをするようにした薄膜トランジスタにおいて、前記半導体薄膜の表面に垂直に見て、前記ドレイン電極層を前記トランジスタチャネルから横方向に離間させ、且つドレイン電極層によりオーバラップされず、しかもゲートにより変調されない中間半導体層の領域を存在させ、この領域がドレイン電極層からゲートの方へと延在して、中間半導体層に沿って低ドープの電界軽減領域を形成するようにしたことを特徴とする薄膜トランジスタ。