特許

J-GLOBAL ID：200903018123930225

半導体装置およびその製造方法

発明者： 深浦 康弘
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-071615
公開番号（公開出願番号）：特開2000-269319
出願日： 1999年03月17日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】トレンチ型素子分離構造を用いた半導体装置において、トレンチ領域の内部を配線のために有効に活用し、チップサイズの縮小化を図り、CMOS型のSRAMのメモリセルに適用した場合には、ワード線に直交する方向のセルパターン寸法を縮小化し、SRAMの高速化を実現する。【解決手段】半導体基板10に選択的に複数のトレンチ分離領域を形成するためにトレンチを形成して絶縁物16を埋め込む際に、少なくとも一部のトレンチの内部に埋め込む絶縁物中に空洞17を形成する第1の工程と、次に、空洞に連なる複数のホールを絶縁物に開口18する第2の工程と、ホールおよび空洞の内部に導電物19を埋め込む第3の工程とを具備する。

請求項（抜粋）：

半導体基板に選択的に形成されたトレンチ分離領域と、前記トレンチ分離領域の内部に埋め込まれ、周面は前記トレンチ分離領域内の同一工程で形成された絶縁物に接した埋め込み配線とを具備することを特徴とする半導体装置。

IPC (3件)：

H01L 21/76 ,  H01L 21/8244 ,  H01L 27/11

FI (2件)：

H01L 21/76 L ,  H01L 27/10 381

Fターム (24件)：

5F032AA34 ,  5F032AA44 ,  5F032BB08 ,  5F032CA03 ,  5F032CA17 ,  5F032CA20 ,  5F032CA23 ,  5F032DA02 ,  5F032DA25 ,  5F032DA26 ,  5F083BS27 ,  5F083BS46 ,  5F083GA01 ,  5F083GA09 ,  5F083GA27 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083LA21 ,  5F083MA06 ,  5F083MA16 ,  5F083NA01 ,  5F083PR03 ,  5F083PR21