半導体記憶装置

発明者：
出願人/特許権者： ,
代理人 (1件)：恩田博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平4-326976
公開番号（公開出願番号）：特開平6-176568
出願日： 1992年12月07日
公開日（公表日）： 1994年06月24日
要約：

【要約】【目的】半導体記憶装置において、センスアンプ以降の回路の制御タイミングを論理的に決定し、回路の誤動作又はアクセスの遅延を生ずることなく制御タイミングを早めて高速化できることを目的とする。【構成】半導体記憶装置はビット線対BL1,バーBL1 、BL2,バーBL2 と、ワード線WL1 〜WL3 と、複数の記憶セルCとを備える。ダミービット回路はダミービット線対DBL,バーDBL と、ダミーセル2とを備える。ダミーセル2は1つのワード線の選択に同期して検出用データをダミービット線対DBL,バーDBL に出力する。データ検出回路3はダミービット線対DBL,バーDBL の状態を検出する。タイミング設定回路4はデータ検出回路3の検出結果に基づき、選択すべき記憶セルに対応するビット線対に接続されるセンスアンプ1以降の各回路のうち、少なくとも1つの回路の制御タイミングを設定する。

請求項（抜粋）：

複数のビット線対(BL1,バーBL1、BL2,バーBL2)と、複数のワード線(WL1〜WL3)と、各ビット線対と各ワード線とに接続された複数の記憶セル(C)とを備え、ビット線対とワード線とを選択することにより所定の記憶セル(C)を選択し、そのビット線対の端部に接続されたセンスアンプ(1)で該記憶セルからセル情報の読み出し動作を行うようにした半導体記憶装置において、前記各ビット線対(BL1,バーBL1、BL2,バーBL2)と同様に設けられたダミービット線対(DBL,バーDBL)と、ダミービット線対(DBL,バーDBL)に接続されかつ前記いずれかのワード線が選択されるのに同期して記憶している検出用データをダミービット線対(DBL,バーDBL)に出力するダミーセル(2)とを備えたダミービット回路と、前記ダミービット線対(DBL,バーDBL)の端部に接続されダミービット線対(DBL,バーDBL)の状態を検出するデータ検出回路(3)と、前記データ検出回路(3)の検出結果に基づき、選択すべき記憶セルに対応するビット線対に接続されるセンスアンプ(1)以降の各回路のうち、少なくとも1つの回路の制御タイミングを設定するタイミング設定回路(4)とを設けたことを特徴とする半導体記憶装置。

IPC (2件)：

G11C 11/407 , G11C 11/413

FI (2件)：

G11C 11/34 354 C , G11C 11/34 341 A

引用特許：

審査官引用 (3件)

特開平4-212774
特開平2-201797
特開昭61-148696

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