特許

J-GLOBAL ID：200903018144907983

薄膜トランジスタアレイ及びその製造方法

発明者： 野本 勉 ,  吉田 守 ,  佐々木 誠 ,  沖本 浩之
出願人/特許権者： カシオ計算機株式会社 ,  沖電気工業株式会社
代理人 (1件)： 清水 守 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-215972
公開番号（公開出願番号）：特開平6-059282
出願日： 1992年08月13日
公開日（公表日）： 1994年03月04日
要約：

【要約】【目的】 液晶表示素子の静電気による表示欠陥を確実に防止して歩留まりを向上させることができると共に、製造が容易な、しかも構造が簡素化された薄膜トランジスタアレイ及びその製造方法を提供する。【構成】 互いに交差させて配置した複数のアドレス配線12と複数のデータ配線13の各交差部に、薄膜トランジスタ14とこの薄膜トランジスタ14のソース電極とドレイン電極との何れか一方に接続された表示電極15とがマトリックス状に複数配列され、薄膜トランジスタ14のゲート電極にアドレス配線12が、ソース電極とドレイン電極の他方にデータ配線13が夫々接続された薄膜トランジスタアレイにおいて、表示電極15が配列された表示領域の外側に短絡用配線18を形成し、この短絡用配線18と複数のアドレス配線12と複数のデータ配線13とが空間電荷制限電流で電圧電流特性が規定される正孔と電子の二重注入型2端子素子19で接続されている。

請求項（抜粋）：

互いに交差させて配置した複数のアドレス配線と複数のデータ配線の各交差部に、薄膜トランジスタと該薄膜トランジスタのソース電極とドレイン電極との何れか一方に接続された表示電極とがマトリックス状に複数配列され、前記薄膜トランジスタのゲート電極に前記アドレス配線が、ソース電極とドレイン電極の他方にデータ配線が夫々接続された薄膜トランジスタアレイにおいて、前記表示電極が配列された表示領域の外側に短絡用配線を形成し該短絡用配線と前記複数のアドレス配線と前記複数のデータ配線とが空間電荷制限電流で電圧電流特性が規定される正孔と電子の二重注入型2端子素子で接続されていることを特徴とする薄膜トランジスタアレイ。

IPC (3件)：

G02F 1/136 500 ,  G02F 1/1345 ,  H01L 29/784

引用特許：

審査官引用 (3件)

• 特開平2-106722
  
• 特開平2-106722
  
• 特開昭62-187885