特許
J-GLOBAL ID：200903018150057312
半導体メモリの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平3-296990
公開番号（公開出願番号）：特開平5-136369
出願日： 1991年11月13日
公開日（公表日）： 1993年06月01日
要約：
【要約】【目的】 ビット線コンタクトホールとワード線間の距離や、ビット線コンタクトホールとビット線の間の重ね合せ余裕度を確保すること。【構成】 ビット線コンタクトホールと蓄積電極コンタクトホールを同時に開口した後、これら2種類のコンタクトホールに絶縁膜による側壁を同時にそれぞれ形成する。【効果】 ワード線-ビット線コンタクトホール、ワード線-蓄積電極コンタクトホール、ビット線-ビット線コンタクトホール、蓄積電極コンタクトホール-ビット線の各重ね合せ余裕度の確保が容易となり、微細なDRAMメモリセルの形成が容易となる。
請求項（抜粋）：
活性領域及びワード線を有する半導体基板上に、1つのキャパシタと、前記キャパシタの下部電極とビット線の間を接続する1つのトランジスタからなり、前記キャパシタを前記ビット線上に配置したメモリセルを複数個有する半導体メモリ素子を形成するに際して、前記ビット線と前記トランジスタの1端子を接続するビット線コンタクトホールと前記キャパシタの下部電極と前記トランジスタの他の1端子を前記キャパシタの下部電極に接続する蓄積電極コンタクトホールの開口を同時に行う工程と、前記2種類のコンタクトホールのそれぞれに絶縁膜による側壁を形成する工程と、前記2種類のコンタクトホールを含む半導体基板上にビット線を形成するとともに、前記側壁を有する少なくとも蓄積電極コンタクトホールを前記ビット線構成材料の一部によって埋め込む工程とを含むことからなる半導体メモリ素子の製造方法。
IPC (3件)：
H01L 27/108
, H01L 21/28
, H01L 21/316
