特許

J-GLOBAL ID：200903018202783440

半導体装置の製造方法

発明者： 大塚 達也
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-001281
公開番号（公開出願番号）：特開平7-202047
出願日： 1994年01月11日
公開日（公表日）： 1995年08月04日
要約：

【要約】 (修正有)【目的】 半導体装置、特にFLASH-EPROM の製造方法に関し、FLASH-EPROM の浮遊ゲート電極の側壁にエッチング残渣が発生しない製造方法の提供。【構成】 半導体基板1上に、ポリSiからなり、ゲート酸化膜3と層間絶縁膜5とに挟まれた浮遊ゲート電極4が積層された半導体装置の製造方法において、前記浮遊ゲート電極4を、塩素ガスと酸素ガスの混合ガスを用いてプラズマエッチングし、側壁面を順テーパ形状とすることで構成する。

請求項（抜粋）：

半導体基板(1) 上に、ポリSiからなり、ゲート酸化膜(3) と層間絶縁膜(5) とに挟まれた浮遊ゲート電極(4) が積層された半導体装置の製造方法において、前記浮遊ゲート電極(4) を、塩素ガスと酸素ガスの混合ガスによりプラズマエッチングし、側壁面を順テーパ形状とすることを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/3065 ,  H01L 29/78

FI (3件)：

H01L 29/78 371 ,  H01L 21/302 F ,  H01L 29/78 301 G