特許
J-GLOBAL ID：200903018204631516
ハイスイングインタフェース段
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願平8-500886
公開番号（公開出願番号）：特表平9-501559
出願日： 1995年05月09日
公開日（公表日）： 1997年02月10日
要約：
【要約】異なる電圧の電源、特により高い電圧の電源から動作する素子を含むこともありうる他の素子との間でデータを送信,受信できる集積CMOSハイスイングインタフェース出力段。このインタフェースは基板上の共通ウェルの中の3つのPチャネルデバイスと、基板上の別の共通ウェルの中の3つのNチャネルデバイスとを利用する。3つのPチャネルデバイスのうち2つは正の電源端子とインタフェースの出力端子との間に直列に接続し、Nチャネルデバイスのうち2つはインタフェースの出力端子と負の電源端子との間に直列に接続している。第3のPチャネルデバイスは3つのPチャネルデバイス全てと局所基板との共通接続点と、正の電源端子に接続するPチャネルデバイスのゲートとの間に接続している。第3のNチャネルデバイスも、同様に、3つのNチャネルデバイス全てと各々の局所基板との共通接続点と、負の電源端子に接続するNチャネルデバイスのゲートとの間に接続している。6つのデバイス全てを適切に制御することにより、電力が供給されないとき及び電力は供給されていないが、活動状態ではないときは出力を電源の範囲を越えて自在にスイングさせ、一方、インタフェースが活動状態にあるときには出力の駆動を実行することができる。
請求項（抜粋）：
基板中の共通Pチャネルウェルに形成され、各々がデバイスをターンオン、ターンオフするためのゲートを有する第1,第2及び第3のPチャネルデバイスと、 基板中の別の共通Nチャネルウェルに形成され、各々が導通を制御するためのゲートを有する第1,第2及び第3のNチャネルデバイスと、を有し、 第1及び第2のPチャネルデバイスは正の電源端子と出力端子との間にそれぞれ直列に結合し、第3のPチャネルデバイスは第1のPチャネルデバイスと第2のPチャネルデバイスとの共通接続点と第1のPチャネルデバイスのゲートとの間に結合し、且つ第1のPチャネルデバイスと、第2のPチャネルデバイスと、第3のPチャネルデバイスとの共通接続点はそれぞれの共通ウェルに接続しており、 第1及び第2のNチャネルデバイスは出力端子と負の電源端子との間にそれぞれ直列に結合し、第3のNチャネルデバイスは第1のNチャネルデバイスと第2のNチャネルデバイスとの共通接続点と第2のNチャネルデバイスのゲートとの間に結合し、第1のNチャネルデバイスと、第2のNチャネルデバイスと、第3のNチャネルデバイスとの共通接続点は共通Nチャネルウェルに接続しており、 出力端子のハイ状態及びロー状態を確定するために第2のPチャネルデバイス及び第1のNチャネルデバイスを制御することができるように、インタフェースに電力は供給されているが活動状態にないときは、第3のPチャネルデバイス及び第3のNチャネルデバイスをオン状態に保持し、インタフェースに電力が供給され且つ活動状態にあるときには、第1のPチャネルデバイス及び第2のNチャネルデバイスをオン状態に保持する回路とを具備する集積CMOSハイスイングインタフェース出力段。
IPC (2件)：
H03K 19/0175
, H03K 19/0948
H03K 19/00 101 J
, H03K 19/094 B
