特許

J-GLOBAL ID：200903018253406234

DRAMセルフリフレッシュ制御回路

発明者： 勝山 隆史
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平7-068990
公開番号（公開出願番号）：特開平8-273354
出願日： 1995年03月28日
公開日（公表日）： 1996年10月18日
要約：

【要約】【目的】 セルフリフレッシュ動作時においても、DRAMアクセス要求に対応できるようにする。【構成】 リフレッシュモード設定手段110は、DRAMをセルフリフレッシュモードまたは通常リフレッシュモードのどちらのモードで動作させるかを設定し、DRAM不正アクセス検出手段120はDRAMがセルフリフレッシュモードで動作中にDRAMアクセス要求121が発生したことを検出する。DRAM不正アクセス回避手段130はDRAM不正アクセス検出手段がセルフリフレッシュモードでの動作時にDRAM不正アクセスを検出するとリフレッシュモード設定手段110の設定モードを強制的に通常リフレッシュモードとする。この作用により、DRAMアクセス要求元は動作を続行させることが可能となる。

請求項（抜粋）：

通常リフレッッシュモードとセルフリフレッシュモードで動作可能なダイナミックランダムアクセスメモリ(DRAM)のセルリフレッシュ時の動作を制御するセルフリフレッシュ制御回路において、前記DRAMをセルフリフレッシュモードまたは通常リフレッシュモードのどちらのモードで動作させるかを設定するリフレッシュモード設定手段と、前記DRAMがセルフリフレッシュモードで動作中にDRAMアクセス要求が発生したことを検出するDRAM不正アクセス検出手段と、DRAM不正アクセスを検出した場合に前記リフレッシュモード設定手段の設定モードを強制的に通常リフレッシュモードとするDRAM不正アクセス回避手段と、を有することを特徴とするDRAMセルフリフレッシュ制御回路。