特許

J-GLOBAL ID：200903018265899414

半導体記憶装置

発明者： 宮本 禎一
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平5-111751
公開番号（公開出願番号）：特開平6-326272
出願日： 1993年05月13日
公開日（公表日）： 1994年11月25日
要約：

【要約】【目的】記憶データに対応する電圧を保持する電圧保持部(キャパシタ、フリップフロップ回路等)を備えたメモリセルを配列させて構成される半導体記憶装置、例えば、DRAMに関し、メモリセルの占有面積の増加を最小限にとどめ、高集積化を図ると共に、データ読出しの高速化を図る。【構成】メモリセルの読出し回路部を1個のnMOSトランジスタ76と、1個のダイオード77とで構成し、データを読出す場合、読出し用のビット線73=「H」にプリチャージすると共に、読出し用のワード線72=「L」とし、キャパシタ74に「H」が書き込まれている場合には、読出し用のビット線73の寄生容量の電荷をダイオード77、nMOSトランジスタ76を介して読出し用のワード線72に引き抜く。

請求項（抜粋）：

記憶データに対応する電圧を保持する電圧保持部(63)を有するメモリセルを配列させて構成される半導体記憶装置において、前記メモリセルは、制御電極を前記電圧保持部(63)の記憶データに対応する電圧を示すノードのいずれかのノード(64)に接続され、第1の被制御電極を読出し用のワード線(66)に接続されたトランジスタ(68)と、カソードを前記トランジスタ(68)の第2の被制御電極に接続され、アノードを読出し用のビット線(67)に接続されたダイオード(69)とからなる読出し回路部(65)を含んで構成されていることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 27/108 ,  G11C 11/405 ,  G11C 11/41 ,  G11C 11/412

FI (4件)：

H01L 27/10 325 P ,  G11C 11/34 352 B ,  G11C 11/40 B ,  G11C 11/40 301