特許
J-GLOBAL ID：200903018287554054
半導体記憶装置のレイアウト方法
発明者：
出願人/特許権者：
,
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平6-065553
公開番号（公開出願番号）：特開平7-249694
出願日： 1994年03月08日
公開日（公表日）： 1995年09月26日
要約：
【要約】【目的】 本発明の目的は、ゲートマスクずれに起因するメインアンプの誤動作防止を図るための技術を提供することにある。【構成】 メインアンプI/O線に結合されたnチャンネル型MOSトランジスタN2,pチャンネル型MOSトランジスタP7、及びnチャンネル型MOSトランジスタN1,pチャンネル型MOSトランジスタP6のドレインが、ゲートから見て互いに同一方向に存在するようにレイアウトすることにより、ゲートマスクずれを生じた場合でも、メインアンプI/O線MIO,MIO*の容量バランスの崩れを防止する。
請求項（抜粋）：
メインアンプI/O線に結合された複数のトランジスタを含み、上記メインアンプI/O線に伝達されたメモリセルデータの信号レベルを増幅するためのメインアンプを備えた半導体記憶装置のレイアウト方法において、上記メインアンプI/O線に結合された各トランジスタのドレインが、各トランジスタのゲートから見て互いに同一方向に存在するようにレイアウトすることを特徴とする半導体記憶装置のレイアウト方法。
IPC (3件)：
H01L 21/8242
, H01L 27/108
, G11C 11/409
H01L 27/10 325 T
, G11C 11/34 354 A
