特許
J-GLOBAL ID：200903018290491020
相関検出回路
発明者：
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出願人/特許権者：
代理人 (1件)：
草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-026715
公開番号（公開出願番号）：特開平6-244829
出願日： 1993年02月16日
公開日（公表日）： 1994年09月02日
要約：
【要約】【目的】 入力信号に位相回転があっても良好に相関検出を可能とする。【構成】 入力信号系列a0 ,a1 ,...,an は遅延検波回路21で遅延検波され、その検波出力系列a0 * a1 ,a1 * a2 ,...,an-1 * an (*は複素共役)はタップ付遅延回路11へ供給される。固定パタン記憶回路24には、相関検出対象としての固定パタンc0 ,c1 ,...,cn の順次ずれた隣接する2要素の一方の複素共役と他方との積のパタンc0 * c1 ,c1 * c2 ,...,cn-1 *cn が記憶されてあり、このパタンの要素の複素共役と遅延回路11の各タップ12の出力とがそれぞれ乗算回路群14で乗算される。その乗算結果、(a0 *a1 )(c0 * c1 )* ,(a1 * a2 )(c1 * c2 )* ,...,(an-1 * an )(cn-1 * cn )* が加算回路15で加算されて出力端子16へ相関値として出力される。
請求項（抜粋）：
入力信号系列(a0 ,a1 ,a2 ,...,an )を1シンボル遅延させる遅延検波用遅延回路と、上記入力信号と上記遅延検波用遅延回路の出力信号について、その一方の複素共役と他方との積(a0 * a1 ,a1 * a2 ,a2 * a3 ,...,an-1 * an :* は複素共役)を求める遅延検波用乗算回路と、相関検出の対象として比較される固定パタン(c0 ,c1 ,c2 ,...,cn )についてその順次隣接した要素の一方の複素共役と他方との積のパタン(c0 *c1 ,c1 * c2 ,c2 * c3 ,...,cn-1 * cn )を記憶する記憶回路と、上記遅延検波用乗算回路の出力信号系列を記憶し、順次1サンプルづつ多く遅延された信号系列を出力するタップ付き遅延回路と、そのタップ付き遅延回路の各タップの出力と上記記憶回路の各出力の複素共役((c0 * c1 )* (c1 * c2 )* ,(c2 * c3 )* ,...,(cn-1 * c n)* )とを乗じる乗算回路群と、その乗算回路群の出力((a0 * a1 )(c0 * c1 )* ,(a1 * a2 )(c1 * c2 )* ,(a2 * a3 )(c2 * c3 )* ,...,(an-1 * an )(cn-1 * cn )* )を足し合わせる加算回路と、を具備する相関検出回路。
IPC (3件)：
H04L 7/08
, G06F 15/336
, H04J 3/06
