特許

J-GLOBAL ID：200903018321019317

半導体記憶装置

発明者： 永井 昌伸 ,  松本 昭一郎
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 河野 登夫
公報種別：公開公報
出願番号（国際出願番号）：特願平3-204912
公開番号（公開出願番号）：特開平5-028752
出願日： 1991年07月19日
公開日（公表日）： 1993年02月05日
要約：

【要約】【目的】 データ読出しに際してのセンスアンプによる増幅の過渡時に、プリチャージされた入出力線の電荷がセンスノードに逆流入することにより生じるセンスアンプの誤動作でデータが誤読出しされるのを防止する。【構成】 入出力線IO1 , IO2 をカラム選択用NチャネルMOS トランジスタNC1 , NC2 、ゲートがビット線BL1 , BL2 に接続された読出し用Nチャネル型MOSトランジスタスNR2 ,NR1 を介在させて接地すると共に、カラム選択用NチャネルMOS トランジスタNC1 ,NC2 、ゲートが書込み開始信号線WEに接続された書込み用NチャネルMOS トランジスタNW1 , NW2 を介在させてビット線BL1 , BL2 に接続する。

請求項（抜粋）：

メモリセルに接続されたビット線とデータの入出力線との間にトランジスタを介在させ、前記トランジスタに対する制御でデータの読出し、書込みを行うようにした半導体記憶装置において、前記トランジスタは、ゲートがビット線に接続され、ドレインが前記入出力線に接続された読出し用MOS トランジスタと、ゲートが書込み開始信号線に接続された書込み用MOS トランジスタとからなり、これら読出し用MOS トランジスタ,書込み用MOS トランジスタ夫々を含む回路を活性化する回路を具備することを特徴とする半導体記憶装置。

IPC (3件)：

G11C 11/401 ,  G11C 11/413 ,  G11C 11/417

FI (3件)：

G11C 11/34 362 F ,  G11C 11/34 J ,  G11C 11/34 305