特許

J-GLOBAL ID：200903018374499302

位相同期回路

発明者： 石黒 哲夫 ,  松井 重純
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立マイコンシステム
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-173847
公開番号（公開出願番号）：特開平8-036437
出願日： 1994年07月26日
公開日（公表日）： 1996年02月06日
要約：

【要約】【目的】本発明の目的は、高速クロックの位相同期をディジタル化にすることにより、安定した基準クロックを生成する位相同期回路を実現することにある。【構成】基準クロックを遅延させる複数の遅延要素を従属接続した遅延要素アレイと、トリガ信号の立上り時に立上りエッジを出力した遅延要素を検出する複数の記憶要素と、エッジ検出回路と、上記エッジ検出回路によって検出された遅延要素の出力に導く出力回路により位相同期を行なうものである。【効果】上述した手段によれば、高速クロックの立上りと水平同期信号の立上りの時間差を遅延要素の段階で計測し、その段数の遅延要素を通過したクロックを導くため、安定した高速クロック生成することができる。

請求項（抜粋）：

基準クロックを遅延させる複数の遅延要素を従属接続した遅延要素アレイと、トリガ信号の立上り時に立上りエッジを出力した遅延要素を検出する複数の記憶要素と、エッジ検出回路と、上記エッジ検出回路によって検出された遅延要素の出力に導く出力回路とで構成されることを特徴とする位相同期回路。

IPC (2件)：

G06F 1/06 ,  G09G 5/12