特許

J-GLOBAL ID：200903018416406580

縦型電界効果トランジスタの製造方法

発明者： 山本 哲也
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 吉田 研二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-081111
公開番号（公開出願番号）：特開2002-280554
出願日： 2001年03月21日
公開日（公表日）： 2002年09月27日
要約：

【要約】【課題】 チャネル抵抗が低くオン抵抗が低い縦型パワーMOSFETFETを製造すること。【解決手段】 n型ドリフト領域上にp型ウェル領域になるp型半導体層を形成し(工程S12)、p型半導体層上にゲート絶縁膜になる絶縁層を形成した後(工程S14)、n型ドリフト領域12bとn型ソース領域22を形成した(工程S18,S22)。こうすれば、反転層が形成されるチャネル形成領域表面の荒れを抑えることができ、チャネル形成領域とゲート絶縁膜との界面の状態を良くすることができる。この結果、チャネル移動度の低下を抑えることができ、チャネル抵抗が低くオン抵抗が低い縦型パワーMOSFETを製造することができる。

請求項（抜粋）：

珪素よりバンドギャップが大きい半導体材料から形成され、ドレイン領域となる一導電型の半導体基板に設けた一導電型の第1ドリフト領域と、前記第1ドリフト領域上に互いに接して設けた一導電型の第2ドリフト領域及び他導電型のウェル領域と、前記ウェル領域の表面に前記第2ドリフト領域と所定距離離して設けた一導電型のソース領域と、前記ウェル領域の表面であって前記第2ドリフト領域と前記ソース領域とにより挟持されたチャネル形成領域上に形成され上部にゲート電極が形成されるゲート絶縁膜とを備える縦型電界効果トランジスタの製造方法であって、前記第1ドリフト領域上に前記ウェル領域になる他導電型の半導体層と前記ゲート絶縁膜になる絶縁層とを順に成膜した後、前記絶縁層と前記半導体層とを順にパターニングして前記ウェル領域及び前記チャネル形成領域上のゲート絶縁膜を形成するウェル-ゲート絶縁膜形成工程を備えることを特徴とする縦型電界効果トランジスタの製造方法。

IPC (3件)：

H01L 29/78 652 ,  H01L 29/78 ,  H01L 21/336

FI (4件)：

H01L 29/78 652 K ,  H01L 29/78 652 J ,  H01L 29/78 652 T ,  H01L 29/78 658 G