特許

J-GLOBAL ID：200903018471530630

半導体メモリ

発明者： 八田 実
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-273420
公開番号（公開出願番号）：特開平7-130163
出願日： 1993年11月01日
公開日（公表日）： 1995年05月19日
要約：

【要約】【目的】副データバスの寄生容量を減らし、消費電力を増大させることなく、簡易な構成でもって大容量DRAMの高速動作を実現する。【構成】ビット線方向に走る列ブロック選択線 /CB0 と、これに交差するセルアレーブロック内列選択線 /C00とによって制御される列ブロック内セルアレーブロック内列選択線BC000 により、ビット線方向に走る副データバスD0,/ D0,...とセンスアンプSA0,...,SA30とを各々接続する。副データバス対の数はセルアレーブロック内列選択線が同時選択する列の数だけあり、従来のDRAMよりも多くなるが、センスアンプに接続されるのは、各セルアレーブロックを複数に区画した列ブロックのうち選択列ブロック内のものに限られるので、消費電力は増えない。1本の副データバスに接続される列スイッチトランジスタ11、12...の数は削減され、寄生容量が減るので、高速動作が実現される。

請求項（抜粋）：

行列に配列されたダイナミックメモリセル及び前記ダイナミックメモリセルの信号を増幅するセンスアンプからなるセルアレーブロックを複数有する半導体メモリであって、複数の前記セルアレーブロック間で共有されると共に、前記各セルアレーブロック内を概念的に区画した各々ワード線方向に隣接する所定の複数列からなる複数の列ブロックのうち予め定めた所定の列ブロックを選択し、ビット線とほぼ平行に配線された複数本の列ブロック選択線と、前記各セルアレーブロック内に設けられると共に、前記各列ブロック選択線と交差する方向に配線され、前記複数の列ブロックの各々から所定の複数列を同時選択するセルアレーブロック内列選択線と、複数の前記セルアレーブロック間で共有されると共に、前記列ブロックの各々に対して前記セルアレーブロック内列選択線が同時選択する前記所定の複数列のデータと同じ数のデータを同時に伝達できるだけ設けられ、前記列ブロック選択線とほぼ平行に配線された副データバスと、前記複数本の列ブロック選択線と前記各セルアレーブロック内列選択線とが交差する位置に対応して各々設けられ、前記列ブロック選択線及び前記セルアレーブロック内列選択線のうち前記位置で交差するもの同志が共にアクティブになったとき出力がアクティブになるように機能する列ブロック内セルアレーブロック内列選択手段と、前記各列ブロック内セルアレーブロック内列選択手段の出力に接続され、且つ前記位置で交差する前記列ブロック選択線により選択された複数のセルアレーブロック毎の列ブロックのうち、前記位置で交差する前記セルアレーブロック内列選択線が属するセルアレーブロックの列ブロックにおいて、前記位置で交差する前記セルアレーブロック内列選択線が選択する列のセンスアンプと前記副データバスとを連結する列スイッチ手段の入力に接続された列ブロック内セルアレーブロック内列選択線とを備えたことを特徴とする半導体メモリ。