特許

J-GLOBAL ID：200903018497219541

高耐圧MOS型FETの製造方法

発明者： 小林 和男
出願人/特許権者： 新日本無線株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平3-166150
公開番号（公開出願番号）：特開平5-304166
出願日： 1991年06月12日
公開日（公表日）： 1993年11月16日
要約：

【要約】【目的】 工数を増やすことなく、かつ、低濃度ドレインの分布に影響を与えることなく、低濃度ドレインの上にゲート端での電界集中を緩和する酸化膜を形成することを目的とする。【構成】 CVD酸化膜でフィールド酸化膜を形成し、素子形成領域のフィールド酸化膜をエッチング除去するプロセスにおいて、所定の場所にテーパーエッチングされたフィールド酸化を残すことによる方法である。

請求項（抜粋）：

シリコン基板にチャネルストップ領域と同時に低濃度ドレイン領域を形成し、CVD酸化膜でフィールド酸化膜を形成し、素子形成領域のフィールド酸化膜をエッチング除去しゲート酸化膜を形成するプロセスにおいて、ドレイン側の上記低濃度ドレイン領域とポリシリコンゲートに挾まれる位置にテーパエッチングされたフィールド酸化膜を残すことを特徴とする高耐圧MOS型FETの製造方法。

IPC (4件)：

H01L 21/336 ,  H01L 29/784 ,  C23C 16/44 ,  C23F 4/00

FI (2件)：

H01L 29/78 301 P ,  H01L 29/78 301 G