特許

J-GLOBAL ID：200903018543076742

半導体記憶装置

発明者： 阿部 和彦
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-327216
公開番号（公開出願番号）：特開平8-180683
出願日： 1994年12月28日
公開日（公表日）： 1996年07月12日
要約：

【要約】【目的】薄膜トランジスタを負荷とするメモリセルを有するスタティックRAMのビット線電位補償回路を、メモリセルと同様な素子配置構成の薄膜トランジスタを用いて構成することにより、面積の削減をする。【構成】ビット線電位補償回路は、メモリセルの素子配置形状と同等の形状を維持するようにビット線Bおよび反転Bとビット線負荷回路との間に配置配線された疑似メモリセルからなり、この疑似メモリセルは、各々のソース電極が電源電位に共通接続され各々のドレイン電極が互に他方のゲート電極に接続された1対の薄膜トランジスタM1 およびM2 を有し、一方のドレイン電極は伝達トランジスタQ1 を介して第1のビット線Bに、他方のドレイン電極は伝達トランジスタQ2 を介して第2のビット線反転Bにそれぞれ接続され、かつ伝達トランジスタQ1 およびQ2 のゲート電極は電源電位VCCに接続されるように構成される。

請求項（抜粋）：

電源電位および接地電位間に直列接続で挿入された第1の薄膜トランジスタタおよび第1の駆動用トランジスタと、電源電位および接地電位間に直列接続で挿入された第2の薄膜トランジスタタおよび第2の駆動用トランジスタとを有し、前記第1の駆動用トランジスタおよび前記第1の薄膜トランジスタと前記第2の駆動用トランジスタおよび前記第2の薄膜トランジスタとの各ゲート電極は互に他方の直列接続点に共通接続され、一方の前記共通接続点は第1の伝達トランジスタを介して第1のビット線に、他方の前記共通接続点は第2の伝達トランジスタを介して第2のビット線に接続されたメモリセルが所定の数だけ配線されたメモリセルアレイと、前記第1および前記第2のビット線に電源電位を供給する負荷回路と、この負荷回路および前記メモリセルアレイとの間に配置され前記供給された電源電位を保持するビット線電位補償回路とをそれぞれ複数組有する半導体記憶装置において;前記ビット線電位補償回路は、前記メモリセルの素子配置形状と同等の面積を維持するように前記第1および前記第2のビット線と前記ビット線負荷回路との間に配線された疑似メモリセルからなることを特徴とする半導体記憶装置。