特許
J-GLOBAL ID：200903018566163766
信号遅延回路およびそれを用いた信号処理装置
発明者：
,
,
,
出願人/特許権者：
,
代理人 (1件)：
大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平9-060274
公開番号（公開出願番号）：特開平10-256887
出願日： 1997年03月14日
公開日（公表日）： 1998年09月25日
要約：
【要約】【課題】 PLL回路で必要とされるリードデータの遅延量は数10ns〜数μsとなり、従来の方式でインバータディレイ段数を増やして必要な遅延量を得ようとすると回路規模が非常に大きくなってしまうという問題点があった。【解決手段】 所定のパルス幅のクロック信号によってスイッチをオン、オフしてオン時間だけ定電流で内蔵容量を充電することにより基準電圧を生成する基準電圧生成部と、入力信号によってスイッチをオン、オフしてオン時間だけ定電流で内蔵容量を充電してその充電電圧と上記基準電圧とをコンパレータで比較することにより容量とそれを充電する定電流の値とによって定まる時定数に比例した時間だけ遅延した信号を出力するディレイ回路部とにより信号遅延回路を構成するようにした。
請求項（抜粋）：
定電流源と、所定のパルス幅のクロック信号によってオン、オフされるスイッチと、該スイッチのオン、オフ動作により上記定電流源の電流で充電される内蔵容量とからなり、上記クロック信号のパルス幅と内蔵容量の値とにより定まる所定の基準電圧を生成する基準電圧生成部と、定電流源と、入力信号によってオン、オフされるスイッチと、該スイッチのオン、オフ動作により上記定電流源の電流で充電される内蔵容量と、該内蔵容量の充電電圧と上記基準電圧とを比較するコンパレータとからなり上記内蔵容量とそれを充電する定電流源の電流値とによって定まる時定数に比例した時間だけ上記入力信号を遅延した信号を出力するディレイ回路部と、により構成されてなることを特徴とする信号遅延回路。
IPC (5件)：
H03K 5/13
, G11B 20/10 311
, G11B 20/14 351
, H03H 11/26
, H03L 7/08
H03K 5/13
, G11B 20/10 311
, G11B 20/14 351 A
, H03H 11/26 A
, H03L 7/08 G
