特許
J-GLOBAL ID：200903018586132115
MIS型半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-014520
公開番号（公開出願番号）：特開平5-206409
出願日： 1992年01月30日
公開日（公表日）： 1993年08月13日
要約：
【要約】【目的】 MIS型半導体装置、特に読みだし専用メモリのプログラム工程から完成までの期間の短縮を可能とする。【構成】 半導体基板1と、その半導体基板1上の所定部に形成されたソース領域4およびドレイン領域5と、そのソース、ドレイン領域間に積層形成された直列配列の複数個のゲート絶縁膜2およびゲート電極3とを少なくとも有するMIS型半導体装置において、前記複数個のゲート電極3のうち特定のゲート電極上に絶縁膜7を介して低抵抗のシリコン系膜8aを配し、前記特定のゲート電極を除くゲート電極上には絶縁膜7を介して高抵抗のシリコン系膜8bを配し、上記複数個のゲート電極間には低抵抗のシリコン系膜8aを配し、前記3つのシリコン系膜が直列に接続されている構成による。
請求項（抜粋）：
半導体基板と、その半導体基板上の所定部に形成されたソース領域およびドレイン領域と、そのソース領域、ドレイン領域間に積層形成された直列配列の複数個のゲート絶縁膜およびゲート電極とを少なくとも有するMIS型半導体装置において、前記複数個のゲート電極のうち特定のゲート電極上に絶縁膜を介して低抵抗のシリコン系膜を配し、前記特定のゲート電極を除くゲート電極上には絶縁膜を介して高抵抗のシリコン系膜を配し、前記複数個のゲート電極間には低抵抗のシリコン系膜を配し、前記3つのシリコン系膜が直列に接続されているMIS型半導体装置。
IPC (2件)：
H01L 27/112
, H01L 29/784
H01L 27/10 433
, H01L 29/78 301 M
