特許
J-GLOBAL ID：200903018607169715
CMOS型半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平5-196736
公開番号（公開出願番号）：特開平7-038417
出願日： 1993年07月15日
公開日（公表日）： 1995年02月07日
要約：
【要約】【目的】 電源電圧が低電圧化された際に、動作速度が低下しないようにすると共に待機時の消費電流を低く抑える。【構成】 スイッチSW1,SW2は動作時にオン、待機時にオフする。高速動作可能のインバータを、待機時にフローティング状態となる電源端子VDD2,VSS2間に配置し、信号保持用のインバータを常時活性状態にある電源端子VDD1,VSS1間に配置する。p11、n11は、低閾値電圧で、大電流供給能力を持つトランジスタであり、p12、n12は、高閾値電圧で、電流供給能力の低いトランジスタである。【作用】 動作時には、p11、n11が動作するので、高速動作が可能となる。待機時にはp11、n11は電源から切り離され、p12、n12のサブスレッショルド電流は小さいので、待機時の消費電流は低くなる。
請求項（抜粋）：
第1、第2の電源端子と、第1の動作モード時に活性となり第2の動作モード時にフローティング状態となる第3、第4の電源端子と、入力端子と、出力端子と、第3、第4の電源端子間に設けられ、入力端が前記入力端子に、出力端が前記出力端子に接続されたCMOS構成の論理回路からなる第1の部分回路と、第1、第2の電源端子間に設けられた、出力端が前記出力端子に接続され、第2の動作モード時に第2の動作モード開始直前の第1の部分回路の出力状態を保持することのできるCMOS構成の論理回路からなる第2の部分回路と、を備え、前記第1の部分回路を構成するMOSトランジスタの閾値電圧が前記第2の部分回路を構成するMOSトランジスタの閾値電圧より絶対値において小さいことを特徴とするCMOS型半導体集積回路。
IPC (5件)：
H03K 19/0948
, H01L 21/8238
, H01L 27/092
, H03K 17/687
, H03K 19/0175
H03K 19/094 B
, H01L 27/08 321 L
, H03K 17/687 F
, H03K 19/00 101 F
