特許
J-GLOBAL ID：200903018607393607
電界効果トランジスタおよびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
長谷川 芳樹 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-016381
公開番号（公開出願番号）：特開平6-232168
出願日： 1993年02月03日
公開日（公表日）： 1994年08月19日
要約：
【要約】【目的】 超高速なFETが自己整合的に製造されるFETの構造および製造法を提供する。【構成】 GaAs半導体基板1上に不純物を含むGaAsからなる活性層2が形成される。この活性層2上に高濃度に不純物を含むまたはエネルギギャップの低い半導体材料からなるコンタクト層3が形成され、このコンタクト層3上に絶縁膜4が形成される。この絶縁膜4はレジスト5からなる同一マスクを用いて選択的に除去され、ゲート・ソース・ドレインの各電極領域が開口される。ゲート電極領域のコンタクト層3が除去され、活性層3が一部露出する。その後、絶縁膜4上の全面に電極金属7が形成され、この電極金属7は選択的に除去され、ゲート・ソース・ドレインの各電極7a〜cに電気的に分離される。
請求項（抜粋）：
半導体基板に活性層を形成する工程と、高濃度に不純物を含む半導体材料またはエネルギギャップの低い半導体材料からなるコンタクト層を前記活性層上に形成する工程と、このコンタクト層上に絶縁膜を形成する工程と、この絶縁膜を同一マスクを用いて選択的に除去してゲート・ソース・ドレインの各電極領域を開口させる工程と、ゲート電極領域の前記コンタクト層を除去して前記活性層を露出させる工程と、前記絶縁膜上に電極金属を形成する工程と、絶縁膜上の前記電極金属を選択的に除去して前記電極金属をゲート・ソース・ドレインの各電極に電気的に分離する工程とを備えた電界効果トランジスタの製造方法。
IPC (2件)：
H01L 21/338
, H01L 29/812
