特許
J-GLOBAL ID:200903018613526597
PLL回路およびDLL回路
発明者:
出願人/特許権者:
代理人 (1件):
深見 久郎 (外3名)
公報種別:公開公報
出願番号(国際出願番号):特願平10-369988
公開番号(公開出願番号):特開2000-196444
出願日: 1998年12月25日
公開日(公表日): 2000年07月14日
要約:
【要約】【課題】 出力波形が消滅しないPLL回路およびDLL回路を提供する。【解決手段】 DLL回路は、クロックバッファCB、位相比較器FCP、チャージポンプCP、ループフィルタLF、電圧制御遅延回路VDL、固定遅延回路DLを備える。電圧制御遅延回路VDLは、カレントミラー回路CTM、遅延段DLSを含む。遅延段DLSは、クロックドインバータ回路CIV1-CIVn、インバータ回路IV41、バッファBF41を含む。インバータ回路IV41は、クロックドインバータ回路CIV2とCIV3との間に接続され、制御信号VINP,VINNの電圧によって遅延量が制御されない。
請求項(抜粋):
位相比較器と、前記位相比較器に接続されたループフィルタと、前記位相比較器および前記ループフィルタに接続された電圧制御発振器とを備えるPLL回路であって、前記電圧制御発振器は、その出力ノードの充放電時間が前記ループフィルタからの電圧に応じて変化する複数段の第1のインバータ回路と、前記複数段の第1のインバータ回路の途中段に挿入され、その出力ノードの充放電時間が前記ループフィルタからの電圧に応じて変化しない第2のインバータ回路とで構成されるリングオシレータを含む、PLL回路。
IPC (8件):
H03L 7/099
, G06F 1/06
, H03K 3/354
, H03K 5/135
, H03L 7/00
, H03L 7/14
, H04L 7/033
, H03K 5/26
FI (8件):
H03L 7/08 F
, H03K 3/354 B
, H03K 5/135
, H03L 7/00 D
, H03L 7/14 A
, H03K 5/26 G
, G06F 1/04 312 A
, H04L 7/02 B
Fターム (42件):
5B079BA20
, 5B079BB10
, 5B079BC03
, 5B079CC02
, 5B079CC14
, 5B079DD06
, 5B079DD20
, 5J001BB10
, 5J001BB12
, 5J001BB19
, 5J001BB20
, 5J001BB25
, 5J001DD01
, 5J001DD06
, 5J039JJ07
, 5J039JJ14
, 5J039KK01
, 5J039KK10
, 5J039KK13
, 5J039KK17
, 5J039KK20
, 5J039KK33
, 5J039MM16
, 5J106AA05
, 5J106CC15
, 5J106CC21
, 5J106CC41
, 5J106CC58
, 5J106DD32
, 5J106DD43
, 5J106GG01
, 5J106JJ01
, 5J106JJ06
, 5J106KK29
, 5J106LL02
, 5J106LL04
, 5K047GG11
, 5K047GG27
, 5K047MM33
, 5K047MM46
, 5K047MM50
, 5K047MM63
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