特許

J-GLOBAL ID：200903018623912932

半導体集積回路装置およびその製造方法

発明者： 山本 智志 ,  飯島 晋平
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-322117
公開番号（公開出願番号）：特開2002-134715
出願日： 2000年10月23日
公開日（公表日）： 2002年05月10日
要約：

【要約】【課題】 情報蓄積用容量素子の下部電極を構成するRu膜を深い孔の底部においてもある程度の膜厚を確保するよう形成することができ、DRAMの製造歩留まりを向上させることができる技術を提供する。【解決手段】 情報蓄積用容量素子が形成される深い孔の側壁および底部に堆積すべき下部電極材料であるRu膜を、原料の気化流量比(Ru(C2H5C5H4)2/O2)が、10%以上となる条件で成膜する。その結果、深い孔の底部bにおいてもRu膜の最も厚い部分の膜厚aの50%以上の膜厚を確保することができる。

請求項（抜粋）：

(a)半導体基板の主表面にメモリセル選択用MISFETを形成する工程と、(b)前記メモリセル選択用MISFETのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、(c)前記プラグ上に酸化シリコン膜を形成する工程と、(d)前記酸化シリコン膜中に前記プラグ表面まで到達する孔を形成する工程と、(e)前記孔の側壁および底部に、Ruの有機化合物と酸化剤を反応させることによってRu膜を形成する工程であって、その気化流量が前記酸化剤の気化流量の5%以上であるRuの有機化合物を用いてRu膜を形成する工程と、(f)前記Ru膜上に容量絶縁膜を形成する工程と、(g)前記容量絶縁膜上に上部電極を形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  C23C 16/18

FI (3件)：

C23C 16/18 ,  H01L 27/10 621 C ,  H01L 27/10 651

Fターム (27件)：

4K030AA11 ,  4K030AA14 ,  4K030AA18 ,  4K030BA01 ,  4K030BB12 ,  4K030BB14 ,  4K030CA04 ,  4K030CA12 ,  4K030FA10 ,  4K030HA01 ,  4K030JA10 ,  4K030LA15 ,  5F083AD24 ,  5F083AD48 ,  5F083JA06 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083MA06 ,  5F083MA17 ,  5F083NA01 ,  5F083NA08 ,  5F083PR07 ,  5F083PR21 ,  5F083PR34 ,  5F083PR40

引用特許：

審査官引用 (1件)

• 半導体装置,半導体装置の製造方法および半導体製造装置
  公報種別：公開公報   出願番号：特願平10-170529   出願人：株式会社東芝