特許
J-GLOBAL ID：200903018631304984
ICモジュール
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-207021
公開番号（公開出願番号）：特開2002-026248
出願日： 2000年07月07日
公開日（公表日）： 2002年01月25日
要約：
【要約】【課題】 負荷のバランスの整合性を高めることにより、各ICチップへの信号入力時の信号整合性を向上し得るICモジュールを得る。【解決手段】 メモリIC61〜65から成る第1のメモリIC列の下方には、主配線21が形成されている。スルーホール20は、主配線21の中点付近に形成されている。メモリIC71〜74から成る第2のメモリIC列の下方には、主配線23が形成されている。主配線23の中点付近には、スルーホール22が形成されている。主配線19の一端はスルーホール20に接続されており、他端はスルーホール22に接続されている。主配線17の一端は、スルーホール18を介して主配線19の中点付近に接続されており、主配線17の他端は、スルーホール16に接続されている。主配線15の一端はスルーホール16に接続されており、他端はバッファIC3のピン14に接続されている。
請求項（抜粋）：
絶縁層によって互いに分離された複数の配線層を有する多層構造のプリント基板と、前記プリント基板の表面上に実装されたバッファICと、一列に並んで前記プリント基板の前記表面上に実装された複数の第1のICチップから成る第1のICチップ列と、他の一列に並んで前記プリント基板の前記表面上に実装された複数の第2のICチップから成る第2のICチップ列と、前記第1のICチップ列に沿って前記複数の配線層のうちの一つの配線層内に形成され、前記複数の第1のICチップの各対応する信号入力ピンにそれぞれ電気的に接続された第1の配線と、前記第2のICチップ列に沿って前記複数の配線層のうちの一つの配線層内に形成され、前記複数の第2のICチップの各対応する信号入力ピンにそれぞれ電気的に接続された第2の配線と、前記第1の配線の中央部に接続された一端と、前記第2の配線の中央部に接続された他端とを有し、前記複数の配線層のうちの一つの配線層内に形成された第3の配線と、前記第3の配線と前記バッファICの信号出力ピンとの間を繋ぐ第4の配線とを備えるICモジュール。
IPC (2件)：
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