特許

J-GLOBAL ID：200903018633749614

半導体装置およびその製造方法

発明者： 記村 隆章
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-238034
公開番号（公開出願番号）：特開平9-082914
出願日： 1995年09月18日
公開日（公表日）： 1997年03月28日
要約：

【要約】【課題】 半導体装置およびその製造方法に関し、バリア層に接している誘電体層の膜質が劣化したり、バリア層を通して下部のプラグ部分が酸化されて高抵抗化することを防ぐ手段を提供する。【解決手段】 シリコン基板21の上のLOCOS酸化膜22で画定された素子形成領域にソース領域23とドレイン領域24を形成し、ソース領域23とドレイン領域24の間にゲート絶縁膜25を形成し、その上にワード線26,27を形成し、その上に保護膜28を形成し、ソース領域23の上の保護膜28を除去してバリア層29を形成し、ドレイン領域24の上に保護膜28を除去してビット線30を形成し、その上に第1の層間絶縁膜31を形成し、バリア層29の上の第1の層間絶縁膜31にコンタクトホール32を形成し、コンタクトホール32の中にプラグ33と下部電極34を形成し、下部電極34の上に強誘電体層35を形成し、その上にドライブ線36を形成する。

請求項（抜粋）：

誘電体層の下に下部電極とバリア層を有し、該バリア層が、該下部電極に接続される層間絶縁膜の下層のプラグの下に形成されていることを特徴とする半導体装置。

IPC (6件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 651 ,  H01L 27/10 451 ,  H01L 27/10 621 B ,  H01L 29/78 371