特許
J-GLOBAL ID：200903018646676098
表示用半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴木 晴敏
公報種別：公開公報
出願番号（国際出願番号）：特願平7-206584
公開番号（公開出願番号）：特開平9-033953
出願日： 1995年07月19日
公開日（公表日）： 1997年02月07日
要約：
【要約】【課題】 ボトムゲート型の薄膜トランジスタと同時に集積形成される補助容量のばらつき及び耐圧劣化を防止する。【解決手段】 絶縁基板4の上には画素電極1と、画素電極1に信号電荷を供給する薄膜トランジスタ2と、供給された信号電荷を補助的に保持する補助容量3とが集積形成されている。薄膜トランジスタ2は、絶縁基板4上にパタニング形成されたゲート電極5と、その上に成膜されたゲート絶縁膜6と、その上に成膜されチャネル部Chを構成する半導体薄膜7と、チャネル部Chに接続するドレイン電極8及びソース電極9とを備えたボトムゲート構造を有する。補助容量3はゲート電極5と同一層に属する下側電極12と、ゲート絶縁膜6と同一層に属する誘電体膜13と、上側電極14とを順に重ねた積層構造を有する。この上側電極14は互いに離間した画素電極1及びドレイン電極8の間に介在して両者を電気的に接続すると共に、半導体薄膜7と同一層で構成されている。
請求項（抜粋）：
画素電極と、該画素電極に信号電荷を供給する薄膜トランジスタと、供給された信号電荷を補助的に保持する補助容量とを絶縁基板上に集積形成した表示用半導体装置であって、前記薄膜トランジスタは、絶縁基板上にパタニング形成されたゲート電極と、その上に成膜されたゲート絶縁膜と、その上に成膜されチャネル部を構成する半導体薄膜と、該チャネル部に接続するドレイン電極及びソース電極とを備えたボトムゲート構造を有し、前記補助容量は、該ゲート電極と同一層に属する下側電極と、該ゲート絶縁膜と同一層に属する誘電体膜と、互いに離間した該画素電極及び該ドレイン電極の間に介在して両者を電気的に接続し且つ少なくとも該半導体薄膜と同一層を含む上側電極とを順に重ねた積層構造を有する事を特徴とする表示用半導体装置。
IPC (5件)：
G02F 1/136 500
, H01L 27/04
, H01L 21/822
, H01L 29/786
, H01L 21/336
G02F 1/136 500
, H01L 27/04 C
, H01L 29/78 612 Z
