特許

J-GLOBAL ID：200903018656146666

RAMライトプロテクト回路

発明者： 安田 健一 ,  藤川 勝弘
出願人/特許権者： 沖電気工業株式会社 ,  日本高速通信株式会社
代理人 (1件)： 工藤 宣幸 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-251309
公開番号（公開出願番号）：特開平5-088985
出願日： 1991年09月30日
公開日（公表日）： 1993年04月09日
要約：

【要約】【目的】 CPU11が暴走しても、RAM18の書込み禁止状態が解除されて誤書込みになるのを防止し、RAMに蓄積されたデータ等を確実の保護する。【構成】 情報を記憶しておくRAM18と、RAM18への書込みを制御するため2段にカスケード接続された2つのF/F14,16と、これら制御条件を決めるアドレスデコーダ12、第1ゲート回路13及び第2ゲート回路15と、アドレスデコーダ12からの信号を2つのF/F14,16に出力してこれらをリセットするためのORゲート回路19と備え、第1F/F14への“1”信号書込み条件及び第2F/F16への“1”信号書込み条件をそれぞれ異なる条件にして、それぞれの条件で連続して書込み制御を実行しなければ、第3ゲート回路17を開制御できず、RAM18へのデータ書込みができないようにする。

請求項（抜粋）：

情報を記憶しておくランダムアクセスメモリと、このランダムアクセスメモリへの書込みを制御して誤書込みを防止する書込み制御部とを備えたRAMライトプロテクト回路において、前記書込み制御部を複数個カスケード接続して設け、各書込み制御部を、それぞれ異なる制御条件で、かつその直上位の書込み制御部が書込み解除状態になったことを条件として前記ランダムアクセスメモリの書込みを解除するように設定したことを特徴とするRAMライトプロテクト回路。

引用特許：

審査官引用 (3件)

• 特開昭56-134400
  
• 特開昭64-054555
  
• 特開平3-205690