特許

J-GLOBAL ID：200903018693370371

半導体装置及びその製造方法

発明者： 八木下 淳史 ,  松尾 浩司
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-042729
公開番号（公開出願番号）：特開2000-243854
出願日： 1999年02月22日
公開日（公表日）： 2000年09月08日
要約：

【要約】【課題】メタルゲートを用いたFETの、しきい値を低下させ素子の消費電力を抑制する。【解決手段】NMOSFETは、Si基板10の内部にトランジスタのソース又はドレインであるn+ 拡散層11に挟まれてSi-Ge層12が形成されている。Si-Ge層12の表面には引っ張り歪みSiチャネル層13が形成されている。引っ張り歪みSiチャネル層13上にTa2 O5 層15及びTiN層16を介してAlゲート電極17が形成されている。PMOSFETはSi基板10の表面にトランジスタのソース又はドレインであるp+ 拡散層18に挟まれて圧縮歪みSi-Geチャネル層19が形成されている。p+ 拡散層18の表面に、Ta2 O5 層15及びTiN層16を介してAlゲート電極17が形成されている。

請求項（抜粋）：

シリコン基板にNMOSFETとPMOSFETとが形成された半導体装置において、前記NMOSFET及びPMOSFETのゲート電極は金属材料で構成され、前記NMOSFET及びPMOSFETの各チャネル層の表面領域の少なくとも一部にSi-Ge層が形成され、前記NMOSFETのチャネル層のGe濃度が前記PMOSFETのチャネル層のGe濃度よりも低いことを特徴とする半導体装置。

IPC (4件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78 ,  H01L 29/786

FI (4件)：

H01L 27/08 321 C ,  H01L 29/78 301 H ,  H01L 29/78 613 A ,  H01L 29/78 618 E

Fターム (56件)：

5F040DA06 ,  5F040DA19 ,  5F040DB03 ,  5F040DC01 ,  5F040EB12 ,  5F040EC01 ,  5F040EC04 ,  5F040ED01 ,  5F040ED03 ,  5F040EE05 ,  5F040EF09 ,  5F040EK05 ,  5F040FA02 ,  5F040FA07 ,  5F040FB05 ,  5F040FC05 ,  5F048AA07 ,  5F048AC03 ,  5F048BA16 ,  5F048BB04 ,  5F048BB09 ,  5F048BB11 ,  5F048BB12 ,  5F048BB14 ,  5F048BC15 ,  5F048BD00 ,  5F048BD04 ,  5F048BG13 ,  5F048DA27 ,  5F110AA08 ,  5F110AA12 ,  5F110AA15 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE02 ,  5F110EE03 ,  5F110EE14 ,  5F110EE32 ,  5F110EE42 ,  5F110FF01 ,  5F110FF03 ,  5F110FF09 ,  5F110GG02 ,  5F110GG03 ,  5F110GG06 ,  5F110GG12 ,  5F110GG32 ,  5F110GG42 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HK09 ,  5F110HK10 ,  5F110HL03 ,  5F110NN62

引用特許：

審査官引用 (4件)

• 特開平1-179448
  
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平8-023797   出願人：株式会社東芝
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平8-245048   出願人：株式会社東芝
• 特開昭63-013379