特許

J-GLOBAL ID：200903018695129965

キャッシュシステム及び二重化システム

発明者： 浅井 將夫
出願人/特許権者： 富士通株式会社
代理人 (1件)： 松本 昂
公報種別：公開公報
出願番号（国際出願番号）：特願平11-270363
公開番号（公開出願番号）：特開2001-092682
出願日： 1999年09月24日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】 ACT/SBYチェンジの際に障害によるキャッシュメモリの内容欠落によるサービスの中断を回避する二重化システムを提供する。【解決手段】 二重化システムにおいて、0系システム及び1系システムの各々は、第1バスと、第2バスと、第1バスを通してメモリ部にリード・ライトするするメインメモリと、キャッシュメモリと、キャッシュメモリのデータをメインメモリにライトバックするよう指示する第1コマンドを出力するプロセッサと、第1バスの制御に係わる部分がリセットされる第1リセット端子を有し、第1コマンドに基いてキャッシュメモリのデータをメインメモリにライトバック処理をするキャッシュメモリ制御部と、システム交絡線を介してアクト系とスタンバイ系の間の系切り替えを制御するシステム制御部とを具備して構成する。

請求項（抜粋）：

キャッシュシステムであって、第1バスと、第2バスと、データを記憶するメモリ部を有し、前記第1バスより入力されたデータを前記メモリ部にライト及び前記メモリ部よりリードしたデータを前記第1バスに出力をするメインメモリと、キャッシュメモリと、前記キャッシュメモリのデータを前記メインメモリにライトバックするよう指示するコマンドを前記第2バスに出力する指示手段と、前記キャッシュメモリに記憶されたデータの前記メインメモリのアドレスに関する情報を記憶するディレクトリ部と、入力される第1リセット信号がアサートされると、前記ディレクトリ部を除いて少なくとも前記第1バスの制御に係わる部分がリセットされるリセット端子とを有し、前記第1バスを通して、前記メインメモリと前記キャッシュメモリとの間でデータのリード・ライトをすると共に前記第2バスより入力される前記コマンドに基いて前記キャッシュメモリのデータを前記メインメモリにライトバック処理をするキャッシュメモリ制御部と、を具備したことを特徴とするキャッシュシステム。

IPC (3件)：

G06F 11/20 310 ,  G06F 12/08 ,  G06F 15/16 640

FI (4件)：

G06F 11/20 310 C ,  G06F 12/08 J ,  G06F 12/08 H ,  G06F 15/16 640 J

Fターム (11件)：

5B005JJ01 ,  5B005KK02 ,  5B005MM03 ,  5B005PP01 ,  5B005PP11 ,  5B005WW13 ,  5B034AA01 ,  5B034CC01 ,  5B045DD12 ,  5B045JJ24 ,  5B045JJ43