特許
J-GLOBAL ID：200903018728141818
半導体記憶装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
清水 守 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-234744
公開番号（公開出願番号）：特開平6-085195
出願日： 1992年09月02日
公開日（公表日）： 1994年03月25日
要約：
【要約】【目的】 セル容量が大きいデバイス特性に優れた高歩留まりの半導体記憶装置の製造方法を提供する。【構成】 単位セルが1個のMOSFETと1個のキャパシタからなる半導体記憶装置の製造方法において、拡散層4上の層間絶縁膜として形成した酸化膜上及び該酸化膜に開孔されたコンタクトホール内に上に表面が凹凸の多結晶シリコン膜を形成する工程と、異方性エッチングにより前記酸化膜上に凹凸を転写する工程と、次いで第2の多結晶シリコン膜を形成し、凹凸を両面に持つストレージ電極14を形成する工程と、このストレージ電極14直下層の前記酸化膜を除去し、フィン状のストレージ電極14を形成する工程と、このフィン状のストレージ電極14の全面にキャパシタ絶縁膜としてのシリコン窒化膜15を形成する工程と、このキャパシタ絶縁膜15を取り囲むセルプレート電極16を形成する工程とを施す。
請求項（抜粋）：
単位セルが1個のMOSFETと1個のキャパシタからなる半導体記憶装置の製造方法において、(a)拡散層上の層間絶縁膜として形成した酸化膜上及び該酸化膜に開孔されたコンタクトホール内に上に表面が凹凸のシリコン膜を形成する工程と、(b)異方性エッチングにより前記酸化膜上に凹凸を転写する工程と、(c)次いで第2のシリコン膜を形成し、凹凸を両面に持つストレージ電極を形成する工程と、(d)該ストレージ電極直下層の前記酸化膜を除去し、フィン状のストレージ電極を形成する工程と、(e)該フィン状のストレージ電極の全面にキャパシタ絶縁膜を形成する工程と、(f)該キャパシタ絶縁膜を取り囲むセルプレート電極を形成する工程とを施すことを特徴とする半導体記憶装置の製造方法。
IPC (2件)：
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