特許

J-GLOBAL ID：200903018730839067

フリップフロップ回路

発明者： 平田 昭夫 ,  山本 裕雄
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 岩橋 文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-032909
公開番号（公開出願番号）：特開2001-223563
出願日： 2000年02月10日
公開日（公表日）： 2001年08月17日
要約：

【要約】【課題】 CMOS論理回路からなるフリップフロップ回路の回路面積を増加させず、非動作時に流れるリーク電流を小さくし、動作時の高速化を行う。【解決手段】 高閾値電圧のトランジスタと低閾値電圧のトランジスタを混載した第1、第2のトライステートインバータ回路3,4を用い、クロック信号、データ信号を低閾値電圧のトランジスタに接続して動作時に高速化し、非動作時にクロック信号をハイに一定に保つことにより、第1のトライステートインバータ回路ではp型トランジスタ, n型トランジスタとも高閾値電圧のトランジスタをオフし、第2のトライステートインバータ回路では、出力Qがハイのときは高閾値のn型トランジスタをオフ、出力Qがローのときは高閾値のp型トランジスタをオフすることにより低リーク電流化を実現する。

請求項（抜粋）：

クロック入力ノードをその入力に接続し、第1の内部ノードをその出力に接続するCMOSインバータ回路と、第1の電源電圧を供給する第1の電源線にソースを接続し、ドレインを第2のp型絶縁ゲート型電界効果トランジスタ(以下p型MOSFETと呼ぶ)のソースに接続し、ゲートをクロック入力ノードに接続し、閾値電圧の絶対値を第1の値とする第1のp型MOSFETと、ドレインを第2の内部ノードに接続し、ゲートをデータ入力ノードに接続し、閾値電圧の絶対値を前記第1の値よりも小さい第2の値とする前記第2のp型MOSFETと、前記第1の電源電圧よりも低電圧の第2の電源電圧を供給する第2の電源線にソースを接続し、ドレインを第2のn型絶縁ゲート型電界効果トランジスタ(以下n型MOSFETと呼ぶ)のソースに接続し、ゲートを前記第1の内部ノードに接続し、閾値電圧の絶対値を第3の値とする第1のn型MOSFETと、ドレインを前記第2の内部ノードに接続し、ゲートを前記データ入力ノードに接続し、閾値電圧の絶対値を前記第3の値よりも小さい第4の値とする前記第2のn型MOSFETとを有する第1のトライステートインバータ回路と、ソースを前記第1の電源線に接続し、ドレインを第4のp型MOSFETのソースに接続し、ゲートを前記第2の内部ノードに接続し、閾値電圧の絶対値を前記第1の値とする第3のp型MOSFETと、ドレインを出力ノードに接続し、ゲートを前記第1の内部ノードに接続し、閾値電圧の絶対値を前記第2の値とする前記第4のp型MOSFETと、ソースを前記第2の電源線に接続し、ドレインを第4のn型MOSFETのソースに接続し、ゲートを前記第2の内部ノードに接続し、閾値電圧の絶対値を前記第3の値とする第3のn型MOSFETと、ドレインを前記出力ノードに接続し、ゲートを前記クロック入力ノードに接続し、閾値電圧の絶対値を前記第4の値とする前記第4のn型MOSFETとを有する第2のトライステートインバータ回路とを備えたことを特徴とするフリップフロップ回路。

Fターム (5件)：

5J043AA05 ,  5J043HH01 ,  5J043JJ08 ,  5J043KK02 ,  5J043KK06