特許
J-GLOBAL ID：200903018742765530
MOS型半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平7-196309
公開番号（公開出願番号）：特開平9-045902
出願日： 1995年08月01日
公開日（公表日）： 1997年02月14日
要約：
【要約】【目的】 ゲート配線抵抗を低減したトレンチゲート型縦形MOS FET の高集積化を行なう。【構成】 N+10/N11 基板に、P 型ベース領域12、 P+領域14、 N+ソース領域13を形成した後、その表面にSi酸化膜を形成し、選択的にRIE でSi酸化膜表面からN +領域上部までを除去することによりトレンチを形成する。そして、トレンチ側面にSi酸化膜を形成し、その内部に不純物をドープしたPoly Si 膜16を堆積する。次にSi酸化膜の主表面以上に堆積されたPoly Si 膜16を除去し、ソースコンタクト孔を開孔した後、表面にAl膜を形成し、所定パターニングを行いソース電極18及びゲート電極19を形成する。この製造工程によれば、ゲートコンタクト孔を開孔する必要がないため、ゲート電極19と接触するゲート上部をトレンチ幅より長くしたT 字型にする必要がなく、素子の高集積化を行なうことができる。
請求項（抜粋）：
第一の導電型のドレイン領域と、このドレイン領域上に形成された第二導電型のチャネル形成領域と、このチャネル形成領域上に所定間隔をあけて形成されたソース領域を有する半導体基板上に、第一の絶縁膜を形成する工程と、この第一の絶縁膜、ソース領域、チャネル形成領域及びドレイン領域の上部を除去することにより、この第一の絶縁膜表面から前記ドレイン領域の上部までの深さを有し、且つ前記ソース領域内を貫通するトレンチを形成する工程と、このトレンチの側面に第二の絶縁膜を形成する工程と、この第一の絶縁膜表面を覆い前記トレンチ内部を埋める様に第二の絶縁膜上に第一の導電層を形成する工程と、第一の導電層を形成した後、第一の絶縁膜上にある第一の導電層を除去し、トレンチ内に第一の導電層の一部を残存させトレンチゲートを形成する工程と、第一の導電層を除去した後、第一の絶縁膜の所定部分を選択的に除去しソース領域の所定部分を露出させ、ソースコンタクト孔を開孔する工程と、ソースコンタクト孔を形成した後、第二の導電層を形成し、この第二の導電層をパターニングすることにより、ソース電極及びゲート電極を形成する工程とを有することを特徴とするMOS 型半導体装置の製造方法。
引用特許：
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