特許

J-GLOBAL ID：200903018752434753

半導体記憶集積回路装置

発明者： 永田 恭一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平7-268914
公開番号（公開出願番号）：特開平9-115297
出願日： 1995年10月18日
公開日（公表日）： 1997年05月02日
要約：

【要約】【課題】 リダンダンシヒューズ回路とリダンダンシセルアレイ間の配線長が最少となるような位置にリダンダンシヒューズ回路を配置することでリダンダンシアクセスがアドレスアクセスを制限しなくなり、更にチップ面積の削減を図る。【解決手段】 複数のメモリセルアレイ20〜23上にリダンダンシセルアレイ30〜32を配置し、それに対応するリダンダンシヒューズ回路80〜82をリダンダンシセルアレイに並列して配置する。欠陥アドレスが選択されると、リダンダンシ判定信号RDN が全てのセンスアンプコントローラ40〜44を停止させる。リダンダンシ信号 RED1はリダンダンシワードドライバ51及びセンスアンプコントローラ41,42を選択し一度RDN により停止させたセンスアンプコントローラ41,42を動作させリダンダンシセルアレイ30を選択する。

請求項（抜粋）：

複数のメモリセルアレイと、これ等メモリセルアレイの各々に対応して設けられ対応セルアレイ中に設置されたリダンダンシセルアレイと、前記リダンダンシセルアレイに夫々対応して設けられアクセスアドレスを入力として対応メモリセルアレイ中の欠陥アドレスが選択されたことを夫々検出する欠陥アドレス検出手段と、この欠陥アドレス検出手段によって検出された欠陥アドレスを含むモリセルアレイを非活性化する非活性化手段と、この非活性化されたメモリセルアレイに対応するリダンダンシセルアレイを活性化する手段とを含み、前記リダンダンシセルアレイの各々と前記欠陥アドレス検出手段の各々とが同一方向に配置されていることを特徴とする半導体記憶集積回路装置。

IPC (3件)：

G11C 29/00 301 ,  H01L 21/82 ,  H01L 27/10

FI (3件)：

G11C 29/00 301 B ,  H01L 27/10 ,  H01L 21/82 R