特許
J-GLOBAL ID：200903018763432094
形式的論理検証装置および形式的論理検証方法
発明者：
出願人/特許権者：
代理人 (1件)：
高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-045025
公開番号（公開出願番号）：特開2000-242672
出願日： 1999年02月23日
公開日（公表日）： 2000年09月08日
要約：
【要約】【課題】 本発明はRTL記述で表された回路の内容とゲートレベルネットリストで表された回路の内容とを比較する形式的論理検証装置に関し、検証に要する時間を短縮することを目的とする。【解決手段】 RTL記述と、そのRTL記述を論理合成することで得られたゲートレベルのネットリストとを比較して両者の論理等価性を検証する。同じ機能ブロックが回路内に複数含まれる場合に、ネットリストに含まれるその機能ブロックに関する複数の記述のうちの一つと、その機能ブロックに関するRTL記述とを比較する(?@の比較)。ネットリストの1つの記述について論理が検証されたら、その記述を最初の基準記述として、ネットリストに含まれる複数の記述を相互に比較する(?Aおよび?Bの比較)。
請求項（抜粋）：
RTL記述と、前記RTL記述を論理合成することで得られたゲートレベルのネットリストとを比較して両者の論理等価性を検証する形式的論理検証装置であって、同じ機能ブロックが回路内に複数含まれる場合に、ネットリストに含まれる前記機能ブロックに関する複数の記述のうちの一つと、前記機能ブロックに関するRTL記述とを比較するRTL・ネットリスト比較手段と、ネットリストに含まれる前記機能ブロックに関する複数の記述のそれぞれを、相互に比較するネットリスト間比較手段と、を備えることを特徴とする形式的論理検証装置。
Fターム (3件)：
5B046AA08
, 5B046DA05
, 5B046JA01
