半導体集積回路装置の製造方法および半導体集積回路装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-015604
公開番号（公開出願番号）：特開2001-210801
出願日： 2000年01月25日
公開日（公表日）： 2001年08月03日
要約：

【要約】【課題】電界効果トランジスタのソース・ドレイン用の半導体領域における接合電界強度を低減する。【解決手段】 DRAMのメモリセル選択用MIS・FETQsのゲート電極9を半導体基板1に掘られた溝7a,7b内に埋め込む構造とした。溝7b内の底部角の曲率半径をメモリセル選択用MIS・FETQsのサブスレッショルド係数に応じて丸みがあるように形成した。また、溝7b内のゲート絶縁膜8を熱酸化膜とCVD膜との積層構造とした。

請求項（抜粋）：

半導体基板に形成された電界効果トランジスタと、前記電界効果トランジスタのソース・ドレイン領域に接合された容量素子とを有するメモリセルを複数設けた半導体集積回路装置の製造方法において、(a)前記半導体基板に底部角の曲率半径が10nmよりも大きい溝を形成する工程と、(b)前記溝の内部にデポジション法により第1のゲート絶縁膜を形成する工程と、(c)前記溝の内部の前記第1のゲート絶縁膜上にゲート電極を埋め込む工程とを有することを特徴とする半導体集積回路装置の製造方法。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 21/3205 , H01L 29/78

FI (4件)：

H01L 27/10 671 B , H01L 21/88 A , H01L 27/10 681 F , H01L 29/78 301 G

Fターム (59件)：

5F033HH08 , 5F033JJ07 , 5F033KK07 , 5F033RR04 , 5F033RR06 , 5F033SS11 , 5F040DA19 , 5F040DB03 , 5F040DC01 , 5F040EA08 , 5F040EC01 , 5F040EC03 , 5F040EC07 , 5F040EC08 , 5F040EC09 , 5F040EC20 , 5F040ED01 , 5F040ED04 , 5F040ED05 , 5F040EE02 , 5F040EE04 , 5F040EF02 , 5F040EH02 , 5F040EK05 , 5F040FC19 , 5F040FC21 , 5F040FC22 , 5F040FC28 , 5F083AD01 , 5F083AD10 , 5F083AD21 , 5F083AD31 , 5F083AD48 , 5F083AD49 , 5F083JA04 , 5F083JA06 , 5F083JA35 , 5F083JA39 , 5F083JA40 , 5F083KA01 , 5F083KA20 , 5F083MA06 , 5F083MA17 , 5F083MA20 , 5F083NA01 , 5F083PR03 , 5F083PR06 , 5F083PR10 , 5F083PR37 , 5F083PR39 , 5F083PR40 , 5F083PR43 , 5F083PR44 , 5F083PR53 , 5F083PR54 , 5F083ZA05 , 5F083ZA06 , 5F083ZA07 , 5F083ZA12

引用特許：

審査官引用 (7件)

半導体記憶装置およびその製造方法
公報種別：公開公報出願番号：特願平5-107852 出願人：日本電気株式会社
半導体装置
公報種別：公開公報出願番号：特願平4-223842 出願人：株式会社日立製作所
半導体装置の製造方法及び半導体装置
公報種別：公開公報出願番号：特願平8-141570 出願人：株式会社日立製作所

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