特許

J-GLOBAL ID：200903018969416613

ローテーシヨン回路構成方法

発明者： 野村 祐司 ,  森松 映史 ,  松田 喜一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-170282
公開番号（公開出願番号）：特開平5-020024
出願日： 1991年07月11日
公開日（公表日）： 1993年01月29日
要約：

【要約】【目的】 入力した任意のビット数のデータに対してシフト動作を一定遅延で行うローテーション回路に関し、回路規模を縮小して同一のシフト動作を行うことを目的とする。【構成】 入力データを入力してクロック信号によりデータをラッチし送出する2段のフリップフロップ回路部と、マルチプレクサ回路部とシフト部よりなるシフト構成部とを有し、マルチプレクサ回路部5は第1のフリップフロップ回路部1のラッチ出力と第2のフリップフロップ回路部2のラッチ出力をシフト段数別に展開し、デコーダ4を経由したシフト段数選択信号Sによりラッチデータを選択し、シフト部6はマルチプレクサ回路部5で選択されたラッチデータを入力し、シフトビット数制御信号Lにより0〜3ビットの指定されたシフトを行い、一定遅延でビットシフトを行った出力データQを送出するように構成する。

請求項（抜粋）：

入力した任意のビット数のデータに対してシフト動作を一定遅延で行うローテーション回路において、第1のフリップフロップ回路部(1)と第2のフリップフロップ回路部(2)とよりなる2段のフリップフロップ回路部と、マルチプレクサ回路部(5)とシフト部(6)よりなるシフト構成部(3)とを有し、マルチプレクサ回路部(5)は第1のフリップフロップ回路部(1)のラッチ出力と第2のフリップフロップ回路部(2)のラッチ出力をシフト段数別に展開し、デコーダ(4)を経由したシフト段数選択信号Sによりラッチデータを選択し、シフト部(6)はマルチプレクサ回路部(5)で選択されたラッチデータを入力し、シフトビット数制御信号Lにより0〜3ビットの指定されたシフトを行い、一定遅延でビットシフトを行って出力データQを送出することを特徴とするローテーション回路構成方法。

IPC (2件)：

G06F 5/01 ,  G06F 7/00

引用特許：

審査官引用 (4件)

• 特開昭63-284636
  
• 特開昭57-062439
  
• 特開昭63-284636
  
• 特開昭57-062439