特許

J-GLOBAL ID：200903018978015931

半導体集積回路装置

発明者： 柴田 健 ,  前田 敏夫 ,  大石 貫時 ,  安 義彦 ,  酒井 芳男
出願人/特許権者： 株式会社日立製作所 ,  日立デバイスエンジニアリング株式会社
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平8-213426
公開番号（公開出願番号）：特開平10-065115
出願日： 1996年08月13日
公開日（公表日）： 1998年03月06日
要約：

【要約】【課題】半導体集積回路装置の集積度が低下する。【解決手段】分極方向がヒステリシス曲線を描いて変化する強誘電体膜10を第1電極9、第2電極11の夫々で挾み込んだ情報蓄積用容量素子Cと、一方の半導体領域6がビット線BLに電気的に接続され、他方の半導体領域6が前記情報蓄積用容量素子Cの第1電極9に電気的に接続され、ゲート電極5がワード線WLに電気的に接続されたメモリセル選択用MISFETQとの直接回路からなるメモリセルMを備えた半導体集積回路装置であって、前記メモリセルMの情報読み出し動作時において、前記情報蓄積用容量素子Cの第2電極11を前記ビット線BLに印加される動作電位Vccの2分の1の電位に電位固定する。

請求項（抜粋）：

分極方向がヒステリシス曲線を描いて変化する強誘電体膜を第1電極、第2電極の夫々で挾み込んだ情報蓄積用容量素子と、一方の半導体領域がビット線に電気的に接続され、他方の半導体領域が前記情報蓄積用容量素子の第1電極に電気的に接続され、ゲート電極がワード線に電気的に接続されたメモリセル選択用MISFETとの直接回路からなるメモリセルを備えた半導体集積回路装置であって、前記容量素子の第2電極を前記ビット線に印加される動作電位の2分の1の電位に電位固定したことを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/105

FI (2件)：

H01L 27/10 651 ,  H01L 27/10 441