特許
J-GLOBAL ID：200903019074065986
絶縁ゲート型半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-204968
公開番号（公開出願番号）：特開平8-070121
出願日： 1994年08月30日
公開日（公表日）： 1996年03月12日
要約：
【要約】【目的】 飽和電流を高く維持しつつラッチアップを抑える。【構成】 N-型ベース層3よりも不純物濃度の高いP+半導体領域10が、N+型エミッタ層5と同様にP型ベース層4の上面にストライプ状に形成され、しかもN+型エミッタ層5とは直交し、N+型エミッタ層5よりも深く形成されている。P+半導体領域10が低抵抗であるために、PN接合J3に印加されるバイアス電圧が小さくなる。その結果、N-型ベース層3、P型ベース層4、N+型エミッタ層5の3層からなる寄生NPNトランジスタの導通が抑制されるので、ラッチアップが生じ難くなる。チャネル領域11に高いゲート閾電圧をもたらすP+半導体領域10はストライプ状に形成され、チャネル領域11の一部を占めるのみであるために、飽和電流はそれほど低下せず、高く維持される。【効果】 飽和電流を高く維持しつつラッチアップが抑えられる。
請求項（抜粋）：
絶縁ゲート型半導体装置であって、半導体基体を備え、当該半導体基体は、第1導電形式の第1半導体層と、当該第1半導体層の上に積層され前記半導体基体の上面に露出する第2導電形式の第2半導体層と、当該第2半導体層の上面において略帯状に選択的に形成された第1導電形式の第3半導体層と、前記第2半導体層の上面において略帯状に選択的に形成されるとともに、前記第3半導体層よりも深くしかも前記第3半導体層と交差するように形成され、前記第2半導体層よりも不純物濃度が高い第2導電形式の第4半導体層と、を有し、前記半導体基体には、前記第3および第2半導体層を貫通し前記第1半導体層にまで達する溝が、略帯状の前記第3半導体層の上面に沿って形成されており、前記絶縁ゲート型半導体装置が、前記半導体基体との間に電気絶縁性の絶縁膜を挟んで前記溝に埋設された制御電極と、前記半導体基体の上面に形成され、前記第2、第3、および第4半導体層の当該上面への露出面のいずれにも電気的に接続された第1主電極と、前記半導体基体の下面に形成され、当該下面に電気的に接続された第2主電極と、をさらに備える絶縁ゲート型半導体装置。
FI (3件)：
H01L 29/78 653 A
, H01L 29/78 652 D
, H01L 29/78 655 G
