特許
J-GLOBAL ID：200903019076158663
半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
布施 行夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-305066
公開番号（公開出願番号）：特開平9-129877
出願日： 1995年10月30日
公開日（公表日）： 1997年05月16日
要約：
【要約】【課題】 ソースコンタクト領域をフォトリソグラフィによらず自己整合的に形成し、さらなる高集積化を実現できる半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および、そのような方法により製造された絶縁ゲート型半導体装置を提供することである。【解決手段】 溝の形成に用いた第1の膜(12)を用いて溝の表面を覆うような第2の膜(14)を形成し、第1の膜と第2の膜とを全面エッチバックすることにより、エッチングレートの差を利用して第1の膜(12)のみを除去し、溝に隣接してコンタクトホールを自動的に開口する。コンタクトホールは自己整合的に形成されるため、フォトリソグラフィにおける最小パターン寸法の加工精度で形成できる。第2の膜について層間絶縁膜として機能するのに十分な膜厚が確保される。さらに、第1の膜および第2の膜は、半導体基板表面より上側に位置するものであり、膜形成やその加工時におけるストレスは半導体基板に直接に加わらない。
請求項（抜粋）：
半導体基板上の所望の領域に選択的に第1の膜を形成し、前記第1の膜をマスクとして、前記半導体基板をエッチングして溝を形成する工程と、前記第1の膜を残存させた状態で、前記溝の内部に絶縁層を形成すると共に第1の導電性材料層を埋め込む工程と、前記第1の膜を基準として、前記溝の内部に埋め込まれた前記第1の導電性材料層の表面を覆うように、前記第1の膜よりエッチングレートが小さい第2の膜を形成する工程と、前記第1の膜と第2の膜に対して共通のエッチングを施し、エッチングレートの差を利用することにより、前記第2の膜を残存させた状態で、前記第1の膜を除去してその第1の膜の下に位置していた前記半導体基板の表面を露出させる工程と、残存している前記第2の膜上および前記露出した半導体基板の表面上に第2の導電性材料層を形成し、前記露出した半導体基板の表面と前記第2の導電性材料層との接続を実現する工程と、を具備することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 29/78
, H01L 21/306
, H01L 21/336
H01L 29/78 653 C
, H01L 21/306 F
, H01L 29/78 655 A
, H01L 29/78 658 B
