特許

J-GLOBAL ID：200903019078276914

CMOS演算増幅器

発明者： 小出 二郎
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-196724
公開番号（公開出願番号）：特開平5-041496
出願日： 1991年08月06日
公開日（公表日）： 1993年02月19日
要約：

【要約】【構成】 複数の拡散層、第1の多結晶配線層、第1の金属配線層、第2の金属配線層を有するCMOS演算増幅器において、前記第2の金属配線層により電源線を形成する場合、前記第1の金属配線層と前記第2の金属配線層の層間絶縁膜を介して前記第1の金属配線層と前記第2の金属配線層とを対向させ、前記第1の金属配線層と前記第2の金属配線層によりキャパシタを形成させることを特徴とするCMOS演算増幅器。【効果】 CMOS演算増幅器の電源ノイズを激減でき、デジタルアナログ混在の集積回路においても動作を安定化することが可能となる。また演算増幅器のみならずデジタルセルに応用することにより高速なデジタル回路のノイズ誤動作対策にもなる。金属2層配線プロセスを何等変更することなくCMOS回路の大幅な特性改善が可能となる。

請求項（抜粋）：

複数の拡散層、第1の多結晶配線層、第1の金属配線層、第2の金属配線層を有するCMOS演算増幅器において、前記第2の金属配線層により電源線を形成する場合、前記第1の金属配線層と前記第2の金属配線層の層間絶縁膜を介して前記第1の金属配線層と前記第2の金属配線層とを対向させ、前記第1の金属配線層と前記第2の金属配線層によりキャパシタを形成させることを特徴とするCMOS演算増幅器。