特許

J-GLOBAL ID：200903019098367495

メモリ制御装置およびメモリ制御方法

発明者： 室岡 文雄
出願人/特許権者： シャープ株式会社
代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-311995
公開番号（公開出願番号）：特開2002-123425
出願日： 2000年10月12日
公開日（公表日）： 2002年04月26日
要約：

【要約】【課題】 ブートROMのビット幅やウエイトサイクル数の設定を専用端子を設けずに且つ固定ビット幅とすることなく行う。【解決手段】 ブートROM3にROM4,RAM5のビット幅,ウエイトサイクル数の設定プログラムを記憶しておく。メモリ情報設定回路11は、入力端子にブートROM3のビット幅,ウエイトサイクル数が設定されたトライステートバッファを有する。そして、外部からのリセット信号が「H」になると、メモリ情報設定回路11の設定データがメモリ情報ラッチ回路12に入力され、リセット信号が「L」になるとラッチされる。こうして、ブートROM3のビット幅,ウエイトサイクル数を、専用端子を設けずに且つブートROM3のビット幅を固定ビット幅とすることなく設定する。

請求項（抜粋）：

任意のビット幅のバスを有する複数の外部メモリと、中央演算処理装置と内部バスとメモリ情報ラッチ回路を内蔵するバス・インターフェイスと入出力回路を有すると共に、上記メモリ情報ラッチ回路にラッチされたメモリ情報に従って上記外部メモリとのデータの送受を制御して、上記中央演算処理装置によって上記データの処理を行うマイクロプロセッサと、上記マイクロプロセッサの入出力回路と上記各外部メモリのバスとを接続する特定ビット幅を有するシステムバスと、上記システムバスにおける少なくとも一部のビットに接続されると共に、少なくとも一つの外部メモリにおけるバスのビット幅情報を保持しており、外部からのシステム制御信号に応じて上記保持情報を出力するメモリ情報設定回路と、上記メモリ情報設定回路とメモリ情報ラッチ回路とに上記システム制御信号を供給するシステム制御信号供給ラインを備えて、上記システム制御信号に従って、上記メモリ情報設定回路に保持されているビット幅情報を上記メモリ情報ラッチ回路に上記メモリ情報としてラッチするようになっていることを特徴とするメモリ制御装置。

IPC (2件)：

G06F 12/06 521 ,  G06F 12/00 564

FI (2件)：

G06F 12/06 521 G ,  G06F 12/00 564 C

Fターム (3件)：

5B060CC02 ,  5B060MB08 ,  5B060MM03