特許

J-GLOBAL ID：200903019109807670

フラッシュ・メモリ集積回路用トリムビット回路

発明者： ピーター・ホルツマン ,  ジェームズ・ブレナン・ジュニア ,  アンソニー・ダンヌ ,  ヒュー・ヴァン・トラン
出願人/特許権者： インフォメーション・ストレジ・デバイシーズ・インコーポレーテッド
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平11-004380
公開番号（公開出願番号）：特開2000-207895
出願日： 1999年01月11日
公開日（公表日）： 2000年07月28日
要約：

【要約】【課題】 フラッシュ・メモリ集積回路用のトリムビット回路を提供すること。【解決手段】 本発明は、フラッシュ・メモリ・トリムセル行およびトリムセル差動増幅回路を含む。このトリムセル差動増幅回路は、フラッシュ・メモリ・トリムセルをプログラミングすることなしに、トリムビットをラッチに直列にシフトインさせること、およびトリムビットを直列にシフトアウトさせることができる。トリムビットの最終的な設定を、高電圧バッファによってプログラミングすることができる。この回路を制御するために、非オーバーラップ・クロック発振器および追加のロジックがさらに含まれる。

請求項（抜粋）：

メモリ・トリムセル対に分割されたメモリ・トリムセル行、および前記メモリ・トリムセル対にそれぞれが結合した複数の回路を含み、その回路がそれぞれ、対応するメモリ・トリムセル対にプログラミングされた値に基づいて第1のパスを経由してトリムビットを出力し、前記回路がそれぞれ、前記対応するメモリ・トリムセル対を並列にプログラミングするために第2のパスを経由してトリムビットをロードするラッチを有することを特徴とするフラッシュ・メモリ集積回路用トリムビット回路。

IPC (3件)：

G11C 29/00 603 ,  G11C 29/00 ,  G11C 16/06

FI (3件)：

G11C 29/00 603 J ,  G11C 29/00 603 L ,  G11C 17/00 639 A

Fターム (13件)：

5B025AA01 ,  5B025AB01 ,  5B025AC01 ,  5B025AD13 ,  5L106AA10 ,  5L106CC05 ,  5L106CC09 ,  5L106CC13 ,  5L106CC17 ,  5L106CC32 ,  5L106CC34 ,  5L106GG06 ,  5L106GG07