特許

J-GLOBAL ID：200903019124250305

プロセッサ

発明者： 井上 由紀
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 高橋 明夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-126702
公開番号（公開出願番号）：特開平10-320221
出願日： 1997年05月16日
公開日（公表日）： 1998年12月04日
要約：

【要約】【課題】巡回符号化処理に必要な剰余の算出処理を高速化する。【解決手段】EORゲート120は、64ビットのレジスタ121に保持された情報ビット列と、64ビットのレジスタ122に保持された剰余データの122のそれぞれの最下位ビットから条件判定を行う際に使用されるフラグを生成する。このとき、レジスタ122内の剰余データは1ビット右シフトされてバスb、バッファ127Bを介してEOR演算回路119に供給される。セレクタ124は、このフラグが1のときに、レジスタ123に保持された64ビットの生成多項式データを選択し、フラグが0のときには、データ0を選択する。EOR演算専用回路119は、レジスタ122から読み出された剰余データと、セレクタ124で選択された生成多項式データに対して64ビットの排他的論理和演算を実行し、新たな剰余データを生成し、レジスタ122に書き込む。

請求項（抜粋）：

少なくとも一つのビットのデータを保持するための第1のレジスタと、複数のビットのデータを保持するための第2、第3のレジスタと、第1のレジスタに保持された上記一つのビットと、第2のレジスタに保持されたデータの内の上記一つのビットと比較されるべき一つのビットが入力される排他的論理和演算ゲートと、排他的論理和演算を実行可能な演算回路と、上記排他的論理和演算ゲートの出力が第1の値のときに、上記第2のレジスタに保持されたデータを1ビットシフトしたデータと上記第3のレジスタに保持されたデータとを上記演算回路に供給し、上記二つのデータに対して上記演算回路より得られる演算結果データにより上記第2のレジスタ内のデータを更新し、上記排他的論理和演算ゲートの出力が第2の値のときに、上記第2のレジスタに保持されたデータをそのデータを1ビットシフトしたデータに更新する更新回路とを有するプロセッサ。