特許

J-GLOBAL ID：200903019138715130

半導体集積回路装置及びその製造方法

発明者： 山中 俊明 ,  木村 紳一郎 ,  伊藤 清男 ,  阪田 健 ,  関口 知紀
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 高橋 明夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-173280
公開番号（公開出願番号）：特開平10-022471
出願日： 1996年07月03日
公開日（公表日）： 1998年01月23日
要約：

【要約】【課題】DRAMセルの様な、高信頼で高密度の立体構造のキャパシタを有する半導体集積回路装置を提供する。【解決手段】基板内にトレンチキャパシタ(3、4)を設け、トレンチキャパシタ上部の絶縁膜5上に、張り合わせと薄膜化工程により薄膜シリコン層(8)を作成し、その薄膜シリコン層にスイッチ用トランジスタを設け、絶縁膜(5)中にトレンチキャパシタのソース又はドレインの高濃度不純物領域(12)とスイッチ用トランジスタの蓄積電極(4)を接続する導電体(6)を設ける。【効果】本発明でDRAMセルを構成する場合、占有面積大きく、蓄積容量の大きなキャパシタを微細なメモリセルに容易に形成することができるために高信頼で、低価格、高密度な半導体記憶装置を実現できる。

請求項（抜粋）：

トランジスタが形成される基板主面より内部に形成された立体的なトレンチキャパシタをもち、上記トレンチキャパシタの蓄積電極が上記トランジスタのソースあるいはドレインに接続された接続部をもつ半導体集積回路装置において、上記トランジスタが第1の絶縁膜上の薄膜シリコン層(SOI層)に設けられ、上記第1の絶縁膜に開口部が設けられ、上記開口部に上記接続部の導電体が形成されたことを特徴とする半導体集積回路装置。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 29/786

FI (4件)：

H01L 27/10 625 A ,  H01L 27/04 C ,  H01L 27/10 671 C ,  H01L 29/78 613 B